测试结构制造技术

技术编号:16352448 阅读:41 留言:0更新日期:2017-10-06 23:13
本实用新型专利技术提出了一种测试结构,用于监测半导体芯片的性能稳定性,包括多个测试单元,所述测试单元包括PMOS、与平行PMOS并保持一定间距的NMOS、形成于PMOS和NMOS之上的公共栅极、位于NMOS之下的N型衬底以及位于NMOS、PMOS以及N型衬底之上的多个通孔连线,所述NMOS包括一预掺杂区,所述预掺杂区具有预定宽度。测试单元中包括NMOS、PMOS以及公共栅极,在测试单元形成之后通过对测试结构进行性能检测便能够检测出所述NMOS的预掺杂宽度是否会对测试结构造成一定影响,从而监测出所述NMOS的预掺杂宽度对半导体芯片稳定性是否有影响。(*该技术在2023年保护过期,可自由使用*)

Test structure

The utility model provides a test structure for stability monitoring of the semiconductor chip, including a plurality of test unit, the testing unit including PMOS, PMOS and parallel and maintain a certain distance of NMOS, PMOS and NMOS formed on the public grid, is located on the N type substrate under NMOS and is located in NMOS, PMOS and N type substrate and a plurality of through holes connect, the NMOS includes a pre doped region, wherein the pre doped region has a predetermined width. The test unit includes NMOS, PMOS and common gate, by detecting the performance of the test structure can detect whether the width of the pre doped NMOS will cause a certain impact on the test structure formed in the test unit, so as to monitor whether the width of the pre doped NMOS have influence on the stability of semiconductor chip.

【技术实现步骤摘要】

本技术涉及半导体制造领域,尤其涉及一种测试机构。
技术介绍
在半导体芯片制造完成后,通常需要对半导体芯片进行相应的性能测试,了解生产工艺中存在的问题,并针对性的对生产工艺进行优化。现有技术中,半导体芯片制造完成后会出现异常情况。当对半导体芯片进行内建自测试(BuiltInSelfTest,BIST)时,当电压在正常电压处于正常范围时(如1.2V时),半导体芯片测试得到的结果为正常,当电压低于正常电压时(例如为0.9-0.8V时),测试得到的结果为会出现异常,即,半导体芯片无法在电压波动较大的范围下正常进行工作,也表明半导体芯片的性能稳定性不强。然而,上述问题无法在晶圆可接受测试(WAT)中显现出,也无法在在生产过程中靠缺陷检测等检测出,只能在半导体芯片制作完成后对其进行性能检测时才能发现,此时问题发现已经十分滞后,不利于批量生产。
技术实现思路
本技术的目的在于提供一种测试结构,用于监测半导体芯片的性能稳定性。为了实现上述目的,本技术提出了一种测试结构,用于监测半本文档来自技高网...

【技术保护点】
一种测试结构,用于监测半导体芯片的性能稳定性,其特征在于,所述测试结构包括多个测试单元,所述测试单元包括PMOS、NMOS、公共栅极、N型衬底以及多个通孔连线,其中,所述PMOS和NMOS平行并保持一定间距,所述公共栅极形成于所述PMOS和NMOS之上,所述NMOS位于所述N型衬底之上,所述通孔连线分别位于所述NMOS、PMOS以及N型衬底之上,所述NMOS包括一预掺杂区,所述预掺杂区具有预定宽度。

【技术特征摘要】
1.一种测试结构,用于监测半导体芯片的性能稳定性,其特征在于,所述
测试结构包括多个测试单元,所述测试单元包括PMOS、NMOS、公共栅极、N
型衬底以及多个通孔连线,其中,所述PMOS和NMOS平行并保持一定间距,
所述公共栅极形成于所述PMOS和NMOS之上,所述NMOS位于所述N型衬
底之上,所述通孔连线分别位于所述NMOS、PMOS以及N型衬底之上,所述
NMOS包括一预掺杂区,所述预掺杂区具有预定宽度。
2.如权利要求1所述的测试结构,其特征在于,所述测试单元的个数范围
是1~100个。
3.如权利要求2所述的测试结构,其特征在于,每一个测试单元内的预掺
杂区的预定宽度均相异。
4.如权利要求2所述的测试结构,其特征在于,所述预掺杂区的预定宽度
分别是S-6σ~S+6σ,所述S为实际生产中预定宽度,σ为实际生产中预定宽度的
均方差。
5.如权利要求2所述的测试结构,其特征在于,所述通孔连线包括NMOS
通孔连线、PMOS通孔连线以及N型衬底通孔连线,所述NMOS通孔连线位于
所述NMOS之上,所述PMOS通孔连线位于所述PMOS之上,所述N...

【专利技术属性】
技术研发人员:王喆
申请(专利权)人:中芯国际集成电路制造北京有限公司
类型:新型
国别省市:北京;11

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