平面栅超级结产品栅极版图结构制造技术

本发明专利技术公开了一种平面栅超级结产品栅极版图结构，具有多个原包结构，每个原包结构包括：N型衬底上生长N型外延，N型外延上部形成P阱区，P阱区和N型外延上形成有栅极氧化膜，栅极氧化膜上形成有多晶硅栅极，多晶硅栅极上形成有金属硅化物；所述多晶硅栅极是彼此分离的两个多晶硅栅极，在P阱区之间N型外延上方形成一窗口，多晶硅栅极一侧边缘位于P阱区上方，另一侧边缘位于P阱区之间的N型外延上方。本发明专利技术通过减小多晶栅极和N外延的重叠面积能减小栅-漏电容，减小MOSFET管的开关时间，降低产品在交流应用时的损耗；去掉了在原包结构两个P阱区之间的栅极板的覆盖，使产品在开启工作时，降低了导电电流受栅极电压的影响，降低了导通电阻。

Grid layout structure of planar grid super junction products

The invention discloses a planar grid super junction gate product layout structure, having a plurality of original package structure, each of the original package structure includes: N type N epitaxial growth substrate, epitaxial N formed on the upper part of the P well region, a gate oxide film formed on the P well region and N epitaxial, forming a gate polysilicon gate the film on the metal silicide formed on the polysilicon gate; the polysilicon gate polysilicon gate two is separated from each other, between the P well region above the N epitaxial forming a polysilicon gate window, one side edge is located above the P well region above N epitaxial between the edge of the other side is located in P well region. The invention can reduce the gate drain capacitance by overlapping area decreases poly gate and N extension, reduce the switching time of MOSFET tube, reduce product loss in AC application; remove the gate plate between the original package structure two P wells cover, make the products in the open work, reduce the impact by conducting current gate voltage, reduced resistance.

【技术实现步骤摘要】

本专利技术涉及集成电路领域，特别是涉及一种平面栅超级结产品栅极版图结构。
技术介绍
现有的超级结产品中，多晶栅极的结构是直接盖在原包结构（元胞结构是构成半导体器件的基础单体结构，半导体器件是有多个结构相同的元胞结构所构成）的N外延上面的栅极氧化膜上的。在原包结构上的N外延只在P阱区和多晶栅极形成重叠的部分能提供导电通道，而在N外延中间部分只会形成寄生的栅-源电容，同时在开启时，这部分在栅极下的N外延还会受到由栅极加的开启电压而导致的可动电荷向栅极板下面聚集，进而影响开启电阻的JFET效应。
技术实现思路
本专利技术要解决的技术问题是提供一种平面栅超级结产品栅极版图结构，其能在保证沟道开启电压和导电通道电流不变的前提下，减小栅-漏电容，降低功率管的损耗，降低导通电阻。为解决上述技术问题，本专利技术平面栅超级结产品栅极版图结构，具有多个原包结构，每个原包结构包括：N型衬底上生长的N型外延，所述N型外延上部形成有P阱区，所述P阱区和N型外延的上形成有栅极氧化膜，所述栅极氧化膜上形成有多晶硅栅极，所述多晶硅栅极上形成有金属硅化物；其中，所述多晶硅栅极是彼此分离的两个多晶硅栅极，在所述P阱区之间的N型外延上方形成一窗口，所述多晶硅栅极一侧的边缘位于P阱区上方，另一侧的边缘位于所述P阱区之间的N型外延上方。其中，所述原包结构多晶硅栅极位于N型外延上方的宽度小于1um。其中，各所述原包结构分离的多晶硅栅极采用在原包结构结束处合并在一起连接到栅总线的方式。其中，各所述原包结构分离的多晶硅栅极采用直接连接到栅总线的方式。本专利技术通过减小多晶栅极和N外延的重叠面积首先能减小栅漏电容，减小MOSFET管的开关时间，同时降低产品在交流应用时的损耗；其次，由于去掉了的在原包结构两个P阱区之间的栅极板的覆盖，使产品在开启工作时，降低了导电电流受栅极电压的影响，降低了导通电阻。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明：图1是一种现有平面栅超级结产品栅极版图原包结构的示意图。图2是本专利技术的平面栅超级结产品栅极版图原包结构的示意图。图3是本专利技术的平面栅超级结产品栅极版图结构的俯视图一，其显示分离的多晶硅栅极采用在原包结束处合并在一起连接到栅总线的方式。图4是本专利技术的平面栅超级结产品栅极版图结构的俯视图二，其显示分离的多晶硅栅极采用直接连接到栅总线的方式。附图标记说明1是N型衬底2是N型外延3是P阱区4是栅极氧化膜5是导电通道6是多晶硅栅极7是金属硅化物8是原包结构结束处9是栅总线。具体实施方式如图2所示，本专利技术的平面栅超级结产品栅极版图结构，具有多个原包结构，每个原包结构包括：N型衬底1上生长的N型外延2，N型外延2上部形成有P阱区3，P阱区3和N型外延2的上形成有栅极氧化膜4，栅极氧化膜4上形成有彼此分离的两个多晶硅栅极6，多晶硅栅极6上形成有金属硅化物7；在P阱区3之间的N型外延2上方形成一窗口，多晶硅栅极6一侧的边缘位于P阱区3上方，另一侧的边缘位于两个P阱区3之间的N型外延2上方，本实施例中多晶硅栅极6位于N型外延2上方的宽度小于1um。如图3所示，本专利技术的平面栅超级结产品栅极版图结构，在构建版图时分离的多晶硅栅极6可采用在原包结构结束处8合并在一起连接到栅总线9的方式。如图4所示，本专利技术的平面栅超级结产品栅极版图结构，在构建版图时分离的多晶硅栅极6可采用直接连接到栅总线9的方式。以上通过具体实施方式和实施例对本专利技术进行了详细的说明，但这些并非构成对本专利技术的限制。在不脱离本专利技术原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本专利技术的保护范围。本文档来自技高网...

【技术保护点】
一种平面栅超级结产品栅极版图结构，具有多个原包结构，每个原包结构包括：N型衬底上生长的N型外延，所述N型外延上部形成有P阱区，所述P阱区和N型外延的上形成有栅极氧化膜，所述栅极氧化膜上形成有多晶硅栅极，所述多晶硅栅极上形成有金属硅化物；其特征是：所述多晶硅栅极是彼此分离的两个多晶硅栅极，在所述P阱区之间的N型外延上方形成一窗口，所述多晶硅栅极一侧的边缘位于P阱区上方，另一侧的边缘位于所述P阱区之间的N型外延上方。

【技术特征摘要】
1.一种平面栅超级结产品栅极版图结构，具有多个原包结构，每个原包结构包括：
N型衬底上生长的N型外延，所述N型外延上部形成有P阱区，所述P阱区和N型外延
的上形成有栅极氧化膜，所述栅极氧化膜上形成有多晶硅栅极，所述多晶硅栅极上形成
有金属硅化物；其特征是：所述多晶硅栅极是彼此分离的两个多晶硅栅极，在所述P阱
区之间的N型外延上方形成一窗口，所述多晶硅栅极一侧的边缘位于P阱区上方，另一
侧的边缘位于所述P阱区之间的...

【专利技术属性】
技术研发人员：王飞，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31