一种BCD器件及其制造方法技术

本发明专利技术提供一种BCD器件及其制造方法，其元胞结构包括衬底、外延层、P隔离、P阱、P型重掺杂区，N型重掺杂区，DMOS源电极，第一P阱的接触电极，DMOS栅电极，PMOS栅电极，NMOS栅电极，源电极，漏电极，BJT基极电极，BJT发射极电极，BJT集电极电极；本发明专利技术可使得BCD工艺减少Nwell区的掩膜版，有利于降低量产产品的成本，提高产品的竞争力；用于充当Nwell区的外延层浓度提高，从而使得DMOS器件开态时载流子数量增加，进一步降低DMOS的比导通电阻，降低器件损耗，提高器件的性能。

BCD device and manufacturing method thereof

The invention provides a BCD device and its manufacturing method, the cellular structure includes a substrate, epitaxial layer, P isolation, P wells and P type heavily doped region, N doped, DMOS source electrode, the first contact electrode of the P trap, DMOS gate electrode, PMOS gate electrode, NMOS gate electrode, a source electrode BJT, a drain electrode, a base electrode, BJT emitter electrode, BJT electrode collector; the invention can make the BCD process to reduce the mask Nwell area, to reduce the production cost of products, improve the competitiveness of their products; for the epitaxial layer acts as a Nwell concentration area increased, so that the open state of carrier increases the number of DMOS devices DMOS, to further reduce the specific resistance, reduce the loss of device, improve the performance of the device.

【技术实现步骤摘要】
一种BCD器件及其制造方法
本专利技术涉及半导体功率器件
，具体涉及一种BCD器件及其制造方法。
技术介绍
功率集成电路将高压功率器件与控制电路、外围接口电路以及保护电路等集成在同一芯片上，作为系统信号处理部分和执行部分的桥梁，其具有十分广泛的应用。功率集成技术则为实现功率集成电路的一种手段，需要在有限的芯片面积上实现高低压兼容、高性能、高效率与高可靠性。20世纪80年代中期以前，功率集成电路主要由双极工艺制造，然而随着对控制部分功能要求的不断提高，导致集成电路的功耗和面积越来越大，因此，能够集成3种有源器件优点的BCD集成技术应运而生。BCD工艺可以充分发挥双极器件的低噪声、高精度和大电流密度，CMOS器件的高集成度、低功耗，DMOS器件的快开关速度、高输入阻抗等3种有源器件的优点，具有非常广泛的应用。BCD工艺集成了DMOS器件、CMOS器件以及BJT器件，受到业内的高度关注。文章“Thesemiconductorroadmapforpowermanagementinthenewmillennium”中给出了与图1所示相类似的结构，该结构CMOS器件的NMOS制作于Pwel本文档来自技高网...

【技术保护点】
一种BCD器件，其特征在于：其元胞结构包括衬底(1)、第一外延层(2)、第二外延层(21)，第一P隔离(311)，第二P隔离(312)，第三P隔离(313)，第一P阱(31)，第三P阱(33)，第四P阱(34)，DMOS源极P型重掺杂区(310)，第三P型重掺杂区(37)，第四P型重掺杂区(38)，第五P型重掺杂区(39)，DMOS源极N型重掺杂区(4)，DMOS漏极N型重掺杂区(41)，第二N型重掺杂区(43)，第三N型重掺杂区(44)，第四N型重掺杂区(45)，第五N型重掺杂区(46)，DMOS源电极(5)，第一P阱(31)的接触电极(51)，DMOS栅电极(6)，PMOS栅电极(62)，...

【技术特征摘要】
1.一种BCD器件，其特征在于：其元胞结构包括衬底(1)、第一外延层(2)、第二外延层(21)，第一P隔离(311)，第二P隔离(312)，第三P隔离(313)，第一P阱(31)，第三P阱(33)，第四P阱(34)，DMOS源极P型重掺杂区(310)，第三P型重掺杂区(37)，第四P型重掺杂区(38)，第五P型重掺杂区(39)，DMOS源极N型重掺杂区(4)，DMOS漏极N型重掺杂区(41)，第二N型重掺杂区(43)，第三N型重掺杂区(44)，第四N型重掺杂区(45)，第五N型重掺杂区(46)，DMOS源电极(5)，第一P阱(31)的接触电极(51)，DMOS栅电极(6)，PMOS栅电极(62)，NMOS栅电极(63)，PMOS源电极(11)，PMOS漏电极(13)，NMOS源电极(12)，NMOS漏电极(14)，DMOS漏电极(7)，BJT基极电极(8)，BJT发射极电极(9)，BJT集电极电极(10)；所述第一外延层(2)设置在衬底(1)的上表面，所述第二外延层(21)设置在第一外延层(2)的上表面，所述第一P隔离(311)设置在第一P阱(31)的左侧，其下表面与衬底(1)的上表面相接触，所述第一P阱(31)的上表面与第二外延层(21)的上表面相连接，所述第一P阱(31)内部设置有相互独立的DMOS源极P型重掺杂区(310)与DMOS源极N型重掺杂区(4)，所述DMOS漏极N型重掺杂区(41)设置于第一P阱(31)的右侧，所述第二P隔离(312)设置在DMOS漏极N型重掺杂区(41)的右侧，其下表面与衬底(1)的上表面相接触，所述第三P型重掺杂区(37)设置在第二P隔离(312)的右侧，所述第四P型重掺杂区(38)设置在第三P型重掺杂区(37)的右侧，所述第三P阱(33)设置在第四P型重掺杂区(38)的右侧，所述第三P阱(33)内部设置有相互独立的第二N型重掺杂区(43)和第三N型重掺杂区(44)，所述第三P隔离(313)设置在第三P阱(33)的右侧，其下表面与衬底(1)的上表面相接触，所述第四P阱(34)设置在第三P隔离(313)的右侧，所述第四P阱(34)内部设置有相互独立且相互之间有间隔的第五P型重掺杂区(39)和第四N型重掺杂区(45)，所述第五N型重掺杂区(46)设置在第四P阱(34)的右侧，所述DMOS源电极(5)设置在DMOS源极N型重掺杂区(4)的上方，所述第一P阱(31)的接触电极(51)设置在DMOS源极P型重掺杂区(310)的上方，所述DMOS栅电极(6)设置在第一P阱(31)的上方，其左端部分覆盖DMOS源极N型重掺杂区(4)且不与DMOS源电极(5)相接触，所述PMOS栅电极(62)设置在第三P型重掺杂区(37)与第四P型重掺杂区(38)的上方，其左端部分覆盖第三P型重掺杂区(37)且不与PMOS源电极(11)相接触，其右端部分覆盖第四P型重掺杂区(38)且不与PMOS漏电极(13)相接触；所述NMOS栅电极(63)设置在第二N型重掺杂区(43)和第三N型重掺杂区(44)的上方，其左端部分覆盖第二N型重掺杂区(43)且不与NMOS漏电极(14)相接触，其右端部分覆盖第三N型重掺杂区(44)且不与NMOS源电极(12)相接触；所述DMOS漏电极(7)设置在DMOS漏极N型重掺杂区(41)的上方，所述BJT基极电极(8)设置在第五P型重掺杂区(39)的上方，所述BJT发射极电极(9)设置在第四N型重掺杂区(45)的上方，所述BJT集电极电极(10)设置在第五N型重掺杂区(46)的上方，所述PMOS源电极(11)设置在第三P型重掺杂区(37)的上方，所述PMOS漏电极(13)设置在第四P型重掺杂区(38)的上方，所述NMOS源电极(12)设置在第三N型重掺杂区(44)的上方，所述NMOS漏电极(14)设置在第二N型重掺杂区(43...

【专利技术属性】
技术研发人员：乔明，詹珍雅，余洋，梁龙飞，王睿迪，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51