解码方法、存储器存储装置及存储器控制电路单元制造方法及图纸

本发明专利技术提供一种解码方法、存储器存储装置及存储器控制电路单元，所述方法包括：从多个第一存储单元读取多个比特；根据第一可靠度信息对所述比特执行第一解码操作；以及若第一解码操作失败且符合预设条件，根据第二可靠度信息对所述比特执行第二解码操作，其中第二可靠度信息不同于第一可靠度信息，且第二可靠度信息对于所述比特中的第一类错误的更正能力高于第一可靠度信息对于所述第一类错误的更正能力。此外，所述第一类错误是基于错误数据对第一存储单元执行特定程序化操作而产生的。

【技术实现步骤摘要】
解码方法、存储器存储装置及存储器控制电路单元
本专利技术涉及一种解码技术，尤其涉及一种解码方法、存储器存储装置及存储器控制电路单元。
技术介绍
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。许多存储器控制器配置有错误检查与校正电路。此错误检查与校正电路用以对从可复写式非易失性存储器模块中读取出的数据进行错误检查与更正。然而，基于现有的错误检查与校正机制，某些特定类型的错误(例如，在可复写式非易失性存储器模块中进行数据的重复写入或搬移而引起的错误)不容易被找到，使得解码失败的机率增加。
技术实现思路
本专利技术提供一种解码方法、存储器存储装置及存储器控制电路单元，可提高解码效率。本专利技术的一范例实施例提供一种解码方法，其用于包括多个存储单元的可复写式非易失性存储器模块，所述存储单元包括多个第一存储单元，所述第一存本文档来自技高网...

【技术保护点】
一种解码方法，用于包括多个存储单元的可复写式非易失性存储器模块，所述多个存储单元包括多个第一存储单元，所述多个第一存储单元中的每一个存储单元存储有第一数据比特与第二数据比特，所述第一数据比特的比特值对应于第一程序化操作的程序化结果，所述第二数据比特的比特值对应于第二程序化操作的程序化结果，所述第二程序化操作是基于所述第一程序化操作的所述程序化结果而执行，且所述解码方法包括：发送第一读取指令序列，其用以指示从所述多个第一存储单元读取多个比特；根据第一可靠度信息对所述多个比特执行第一解码操作；以及若所述第一解码操作失败且所述第一解码操作符合预设条件，根据第二可靠度信息对所述多个比特执行第二解码操作...

【技术特征摘要】
1.一种解码方法，用于包括多个存储单元的可复写式非易失性存储器模块，所述多个存储单元包括多个第一存储单元，所述多个第一存储单元中的每一个存储单元存储有第一数据比特与第二数据比特，所述第一数据比特的比特值对应于第一程序化操作的程序化结果，所述第二数据比特的比特值对应于第二程序化操作的程序化结果，所述第二程序化操作是基于所述第一程序化操作的所述程序化结果而执行，且所述解码方法包括：发送第一读取指令序列，其用以指示从所述多个第一存储单元读取多个比特；根据第一可靠度信息对所述多个比特执行第一解码操作；以及若所述第一解码操作失败且所述第一解码操作符合预设条件，根据第二可靠度信息对所述多个比特执行第二解码操作，所述第二可靠度信息不同于所述第一可靠度信息，且所述第二可靠度信息对于所述多个比特中的第一类错误的更正能力高于所述第一可靠度信息对于所述第一类错误的更正能力，所述第一类错误是基于错误数据对所述多个第一存储单元执行所述第二程序化操作而产生。2.根据权利要求1所述的解码方法，所述第一可靠度信息包括所述多个比特中的第一比特的第一对数可能性比值，所述第二可靠度信息包括所述第一比特的第二对数可能性比值，且所述第二对数可能性比值的绝对值小于所述第一对数可能性比值的绝对值。3.根据权利要求2所述的解码方法，所述第一可靠度信息还包括所述多个比特中的第二比特的一第三对数可能性比值，所述第二可靠度信息还包括所述第二比特的第四对数可能性比值，且所述第四对数可能性比值的绝对值小于所述第三对数可能性比值的绝对值，所述第一对数可能性比值的所述绝对值与所述第二对数可能性比值的所述绝对值之间具有第一差值，所述第三对数可能性比值的所述绝对值与所述第四对数可能性比值的所述绝对值之间具有第二差值，且所述第一差值不同于所述第二差值。4.根据权利要求2所述的解码方法，所述第一对数可能性比值的所述绝对值与所述第二对数可能性比值的所述绝对值之间的差值正相关于所述第一对数可能性比值的所述绝对值。5.根据权利要求1所述的解码方法，所述第一可靠度信息包括第一收敛参数，且所述第二可靠度信息包括第二收敛参数，所述第一收敛参数的值影响所述多个比特中的第一比特的比特值在所述第一解码操作中被改变的机率，所述第二收敛参数的值影响所述第一比特的所述比特值在所述第二解码操作中被改变的机率，且所述第二收敛参数不同于所述第一收敛参数。6.根据权利要求1所述的解码方法，其中根据所述第二可靠度信息对所述多个比特执行所述第二解码操作的步骤包括：基于所述第一可靠度信息动态产生所述第二可靠度信息。7.根据权利要求1所述的解码方法，其中在执行所述第二解码操作之前，所述第二可靠度信息不存储于存储器存储装置中，所述存储器存储装置包括所述可复写式非易失性存储器模块与错误检查与校正电路，且所述第一解码操作与所述第二解码操作是由所述错误检查与校正电路执行。8.根据权利要求1所述的解码方法，所述第二可靠度信息对于所述多个比特中的第二类错误的更正能力低于所述第一可靠度信息对于所述第二类错误的更正能力，所述第二类错误不是基于所述错误数据对所述多个第一存储单元执行所述第二程序化操作而产生的。9.根据权利要求1所述的解码方法，所述第一程序化操作是对于所述多个存储单元中的至少一第二存储单元执行，所述第二程序化操作是对于所述多个第一存储单元执行，且所述至少一第二存储单元不属于所述多个第一存储单元。10.根据权利要求1所述的解码方法，所述第一程序化操作与所述第二程序化操作皆是对于所述多个第一存储单元执行。11.一种存储器存储装置，包括：连接接口单元，用以连接至主机系统；可复写式非易失性存储器模块，包括多个存储单元；以及存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，所述多个存储单元包括多个第一存储单元，所述多个第一存储单元中的每一个存储单元存储有第一数据比特与第二数据比特，所述第一数据比特的比特值对应于第一程序化操作的程序化结果，所述第二数据比特的比特值对应于第二程序化操作的程序化结果，且所述第二程序化操作是基于所述第一程序化操作的所述程序化结果而执行，所述存储器控制电路单元用以发送第一读取指令序列，其用以指示从所述多个第一存储单元读取多个比特，所述存储器控制电路单元还用以根据第一可靠度信息对所述多个比特执行第一解码操作，若所述第一解码操作失败且所述第一解码操作符合预设条件，所述存储器控制电路单元还用以根据第二可靠度信息对所述多个比特执行第二解码操作，所述第二可靠度信息不同于所述第一可靠度信息，且所述第二可靠度信息对于所述多个比特中的第一类错误的更正能力高于所述第一可靠度信息对于所述第一类错误的更正能力，所述第一类错误是所述可复写式非易失性存储器模块基于错误数据对所述多个第一存储单元执行所述第二程序化操作而产生的。12.根据权利要求11所述的存储器存储装置，所述第一可靠度信息包括所述多个比特中的第一比特的第一对数可能性比值，所述第二可靠度信息包括所述第一比特的第二对数可能性比值，且所述第二对数可能性比值的绝对值小于所述第一对数可能性比值的绝对值。13.根据权利要求12所述的存储器存储装置，所述第一可靠度信息还包括所述多个比特中的第二比特的第三对数可能性比值，所述第二可靠度信息还包括所述第二比特的第四对数可能性比值，且所述第四对数可能性比值的绝对值小于所述第三对数可能性比值的绝对值，所述第一对数可能性比值的所述绝对值与所述第二对数可能性比值的所述绝对值之间具有第一差值，所述第三对数可能性比值的所述绝对值与所述第四对数可能性比值的所述绝...

【专利技术属性】
技术研发人员：林玉祥，严绍维，杨政哲，赖国欣，
申请(专利权)人：合肥兆芯电子有限公司，
类型：发明
国别省市：安徽,34