一种多轴运动控制器制造技术

本发明专利技术设计了一种多轴运动控制器，解决了现有运动控制器控制周期长、工作效率低的问题。它包括主控模块、电源管理模块、通信模块、存储器模块；所述电源管理模块、通信模块和存储器模块均与主控模块相连。主控模块以数字处理芯片为核心，完成机器人运动控制中的轨迹插补和位置闭环控制；电源管理模块为整个系统提供工作电压，设计上电时序可控的管理电路；通信模块由两部分组成，CAN总线接收用户所设参数和控制指令；SPI总线控制多个伺服驱动器，设计差分传输电路及电阻网络以提高SPI总线通信的稳定性；存储器模块扩展存储容量，满足工作过程中大数据量的吞吐。上述多轴控制器对多个伺服驱动控制时，控制周期短、响应速度快、重复定位精度高。

【技术实现步骤摘要】
一种多轴运动控制器
本专利技术属于机械电子工程及自动化领域，尤其涉及一种多轴运动控制器。
技术介绍
现有的运动控制器方案多为上位机和运动控制器，其中上位机负责运动学解算和轨迹插补，运动控制器接收上位机数据并传输至伺服驱动器，此种方案耗费资源较大、响应速度较慢；现有的运动控制器多采用并行总线进行数据传输，该方案通信成本高、占据资源大，设计及应用复杂度高，不适合长距离传输。
技术实现思路
本专利技术的目的在于针对现有技术的不足，提供一种多轴运动控制器，以高频数字处理芯片为核心，读取人机接口输入的数据，控制器内部实时进行运动学解算和轨迹插补，使用高速串行总线控制多台驱动器，可以完成高效率、快速响应的运动控制，并保证通信稳定。本专利技术的目的是通过以下技术方案来实现的：一种多轴运动控制器，包括主控模块、电源管理模块、通信模块、存储器模块；所述电源管理模块、通信模块和存储器模块均与主控模块相连。进一步的，所述主控模块包括数字处理芯片、时钟电路、JTAG电路；时钟电路和JTAG电路通过I/O端口与数字处理芯片相连。进一步的，所述通信模块包括第一差分输出驱动芯片U6、第二差分输出驱动芯片U7、第三差分本文档来自技高网...

【技术保护点】
一种多轴运动控制器，其特征在于，包括主控模块、电源管理模块、通信模块、存储器模块；所述电源管理模块、通信模块和存储器模块均与主控模块相连。

【技术特征摘要】
1.一种多轴运动控制器，其特征在于，包括主控模块、电源管理模块、通信模块、存储器模块；所述电源管理模块、通信模块和存储器模块均与主控模块相连。2.根据权利要求1所述的多轴运动控制器，其特征在于，所述主控模块包括数字处理芯片、时钟电路、JTAG电路；时钟电路和JTAG电路通过I/O端口与数字处理芯片相连。3.根据权利要求2所述的多轴运动控制器，其特征在于，所述通信模块包括第一差分输出驱动芯片U6、第二差分输出驱动芯片U7、第三差分输出驱动芯片U8、差分输入驱动芯片U9、CAN总线电平转换芯片U10、插座P2、插座P3、插座P4、电阻匹配网络R15-R17、电阻R18-R19、非极性电容C18；第一差分输出驱动芯片U6的正使能端和电源端均与+5V电压相连，第一差分输出驱动芯片U6的负使能端和接地端均与GND相连，第一差分输出驱动芯片U6的第一输入端口与数字处理芯片U4的串行外设接口主发从收端相连，第一差分输出驱动芯片U6的第一同相输出端与插座P2的第六端口相连，第一差分输出驱动芯片U6的第一反相输出端与插座P2的第五端口相连，第一差分输出驱动芯片U6的第二输入端口与数字处理芯片U4的串行外设接口时钟端口相连，第一差分输出驱动芯片U6的第二同相输出端与插座P2的第三端口相连，第一差分输出驱动芯片U6的第二反相输出端与插座P2的第四端口相连，第一差分输出驱动芯片U6的第三输入端口与数字处理芯片U4的串行外设接口片选信号相连，第一差分输出驱动芯片U6的第三同相输出端与插座P2的第一端口相连，第一差分输出驱动芯片U6的第三反相输出端与插座P2的第二端口相连；第二差分输出驱动芯片U7的正使能端和电源端均与+5V电压相连，第二差分输出驱动芯片U7的负使能端和接地端均与GND相连，第二差分输出驱动芯片U7的第一输入端口与数字处理芯片U4的I/O端口相连，第二差分输出驱动芯片U7的第一同相输出端与插座P3的第九端口相连，第二差分输出驱动芯片U7的第一反相输出端与插座P3的第十端口相连，第二差分输出驱动芯片U7的第二输入端口与数字处理芯片U4的I/O端口相连，第二差分输出驱动芯片U7的第二同相输出端与插座P3的第七端口相连，第二差分输出驱动芯片U7的第二反相输出端与插座P3的第八端口相连，第二差分输出驱动芯片U7的第三输入端口与数字处理芯片U4的I/O端口相连，第二差分输出驱动芯片U7的第三同相输出端与插座P3的第三端口相连，第二差分输出驱动芯片U7的第三反相输出端与插座P3的第四端口相连，第二差分输出驱动芯片U7的第四输入端口与数字处理芯片U4的I/O端口相连，第二差分输出驱动芯片U7的第四同相输出端与插座P3的第五端口相连，第二差分输出驱动芯片U7的第四反相输出端与插座P3的第六端口相连；第三差分输出驱动芯片U8的正使能端和电源端均与+5V电压相连，第三差分输出驱动芯片U8的负使能端和接地端均与GND相连，第三差分输出驱动芯片U8的第一输入端口与数字处理芯片U4的I/O端口相连，第三差分输出驱动芯片U8的第一同相输出端与插座P3的第一端口相连，第三差分输出驱动芯片U8的第一反相输出端与插座P3的第二端口相连；差分输入驱动芯片U9的正使能端和电源端均与+5V电压相连，差分输入驱动芯片U9的负使能端和接地端均与GND相连，差分输入驱动芯片U9的第一同相输入端口和电阻匹配网络R17的一端均与电阻匹配网络R16的一端相连，差分输入驱动芯片U9的第一反相输入端口和电阻匹配网络R17的另一端均与电阻匹配网络R...

【专利技术属性】
技术研发人员：朱世强，于亦奇，张学群，陈庆诚，
申请(专利权)人：浙江大学，
类型：发明
国别省市：浙江,33