用于通过无序硬件软件协同设计处理器中的栈同步指令来实现和维持判定值的栈的方法和设备技术

用于使用栈同步指令来实现和维持判定值栈的方法和设备的实施例。在一个实施例中，该设备是一种无序硬件/软件协同设计的处理器，其包括明确管理判定寄存器栈以便跨执行的分支维持栈一致性的指令，所述执行的分支将可变数量的判定值压入到判定栈。在一个实施例中，基于栈的判定寄存器实现使能经由判定寄存器的早期重命名的早期分支计算和早期分支误预测恢复。

【技术实现步骤摘要】
【国外来华专利技术】用于通过无序硬件软件协同设计处理器中的栈同步指令来实现和维持判定值的栈的方法和设备
本公开涉及处理逻辑、微处理器和关联的指令集架构的领域，其当由处理器或其它处理逻辑执行时，执行逻辑、数学或其它功能操作。
技术介绍
传统的处理器架构通过逻辑分支来实现条件执行。一些处理器架构使指令能够推测性地执行以增强程序中的可用指令级（level）并行性。在大多数情况下，一些分支预测实现是高度准确的。然而，当预测不正确时，恢复成本和误预测惩罚可能很大。指令判定是去除用于指令的条件执行的分支（通过将控制相关性转换成数据相关性）的架构特征。当实现指令判定时，指令的执行或引退是有条件的，并且基于在独立判定寄存器中保持的判定值。然而，指令判定可能是集成到无序管线中的复杂特征。附图说明在附图的图形中作为示例而不是作为限制来示出实施例，其中：图1A是示出根据实施例的示范有序获取、解码、引退管线和示范寄存器重命名、无序发布/执行管线的框图;图1B是示出根据实施例的要包括在处理器中的有序获取、解码、引退核心和示范寄存器重命名、无序发布/执行架构核心的示范实施例的框图;图2A-B是更特定示范有序核心架构的框图。图3是具本文档来自技高网...

【技术保护点】
一种处理设备，包括：解码逻辑，用于将第一指令解码成解码的第一指令，解码的指令包括第一操作数;以及执行单元，用于执行所述解码的第一指令以访问判定寄存器栈上的判定值。

【技术特征摘要】
【国外来华专利技术】2014.12.19 US 14/576,9151.一种处理设备，包括：解码逻辑，用于将第一指令解码成解码的第一指令，解码的指令包括第一操作数;以及执行单元，用于执行所述解码的第一指令以访问判定寄存器栈上的判定值。2.根据权利要求1所述的设备，其中所述第一指令包括第一操作数，所述第一操作数包括所述判定寄存器栈上的判定寄存器的逻辑标识符。3.根据权利要求2所述的设备，其中所述判定寄存器栈上的所述判定寄存器的所述逻辑标识符与栈标识符的顶部有关。4.根据权利要求3所述的设备，其中所述执行单元读取由所述逻辑标识符指示的判定值，并且基于所述判定值有条件地执行所述解码的第一指令。5.根据权利要求3所述的设备，其中所述执行单元读取由所述逻辑标识符指示的判定值，并且基于所述判定值有条件地提交所述解码的第一指令。6.根据权利要求3所述的设备，还包括用于将所述逻辑标识符重命名为物理寄存器标识符的寄存器重命名逻辑。7.根据权利要求6所述的设备，其中所述寄存器重命名逻辑包括用于计算所述物理寄存器标识符的算术逻辑单元和用于存储栈标识符的所述顶部的栈寄存器的顶部。8.根据权利要求7所述的设备，还包括用于存储栈标识符的所述顶部的栈寄存器的一个或多个影子顶部。9.根据权利要求1所述的设备，其中所述执行单元还在所述解码的第一指令的执行期间生成生成的判定值，并将所述生成的判定值压入到所述判定寄存器栈。10.根据权利要求9所述的设备，其中所述执行单元还在压入所述生成的判定值之后前提栈指示符的顶部。11.一种机器可读介质，具有存储在其上的数据，所述数据如果由至少一个机器执行，则使所述至少一个机器制造至少一个集成电路以执行操作，所述操作包括：将指令解码成解码的第一指令;从判定寄存器栈检索第一判定值;以及基于所述第一判定值有条件地执行所述解码的第一指令。12....

【专利技术属性】
技术研发人员：JD科林斯，J伊耶，S温克尔，P克塞卡拉基斯，HH陈，R布劳赫，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US