一种基于FPGA图像翻转的硬件实现方法技术

本发明专利技术公开了一种基于FPGA图像翻转的硬件实现方法，将视频数据存放在DDR中，DDR工作在猝发模式，设计对应的DDR控制器以及FIFO的读写控制器。将DDR中数据划分成小块分别读入FIFO数组中，通过FIFO数组的数据重新拼接读写来实现每个小块图像的流水翻转，同时为了提高效率，采用了两组FIFO数组实现乒乓算法，一组FIFO在写数据实现翻转时，另一组FIFO读取DDR中图像数据。本发明专利技术利用FPGA并行数据处理的特点，直接对存放在SDRAM中的图像像素通过SDRAM控制器实现图像翻转，达到大数据的缓存和高速的要求，简化算法，提高效率。本发明专利技术在Xilinx的Virtex‑7XC7V585T平台上得到验证，整个模块可工作在285Mhz的时钟下，满足高清图像数据的传输要求。

【技术实现步骤摘要】

本专利技术公开了一种基于FPGA图像翻转的硬件实现方法，适用于高分辨率视频图像翻转处理，涉及图像处理

技术介绍
随着人们对视频图像的清晰度和细节显示要求的不断提高，高分辨率、高bit位的视频标准相继被推出，造成了数据处理量极大的增加，要求数据处理速度极大提高，意味着对数据缓存的容量和控制提出较高的要求。在常用的存储器中，SDRAM具有大容量和高速度的特点，并且价格也比较便宜，在视频图像处理中被广泛的用于图像缓存。但由于SDRAM的操作方式较复杂，常见的控制器支持的视频分辨率普遍都不高。在高分辨率的视频图像已经普及的今天，支持高分辨率的SDRAM控制器的设计也已经被越来越多的视频图像处理人士关注。
技术实现思路
本专利技术所要解决的技术问题是：针对现有技术的缺陷，提供一种基于FPGA图像翻转的硬件实现方法，针对高分辨率视频图像的翻转，将图像数据采集在DDR中，将DDR划分成小块分别读入FIFO数组中，通过FIFO数组的读写来实现图像的翻转，实现FPGA流水，提高速率，同时为了更好的节省时间提高效率，采用了两组FIFO数组实现乒乓算法。本专利技术为解决上述技术问题采用以下技术方案：一种基于FPGA图像翻转的硬件实现方法，具体的硬件结构包括DDR硬件、DDR控制器、FIFO读控制器、FIFO写控制器以及复数个FIFO存储器，所述DDR硬件与DDR控制器相连接，DDR控制器还分别与FIFO读控制器、FIFO写控制器相连接，FIFO读控制器、FIFO写控制器分别与对应的FIFO存储器相连接；所述DDR控制器包括用户接口部分、逻辑控制部分以及物理层，其中，所述用户接口部分实现读写数据的缓存、调整数据格式为传输数据所需要的格式、将用户地址转换为DDR的bank、row和column形式；所述逻辑控制部分包括bank、row和column配置机制以及仲裁单元，实现系统吞吐量和延时的优化；所述物理层提供物理接口到DDR硬件，包含时钟、地址和控制生成逻辑，读写数据路径以及上电后DDR控制器的初始化。作为本专利技术的进一步优选方案，所述DDR控制器的数据传输采用突发模式，从用户端发送控制字符；当向FIFO存储器写数据时，发送完控制字符后，从用户写端口向FIFO存储器发送数据；当由FIFO存储器读数据时，从用户读端口由FIFO存储器中读取数据。作为本专利技术的进一步优选方案，所述FIFO读控制器的状态机分为三个状态：初始化、DDR工作以及读数据状态；在初始化状态中，当DDR硬件初始化结束后DDR进入工作状态开始接收读写命令，向DDR控制器写入读命令，读取数据存放到相应的FIFO存储器中，读取完毕进入DDR工作状态。作为本专利技术的进一步优选方案，所述DDR硬件为SDRAM，具体型号为CY7C1543KV18。作为本专利技术的进一步优选方案，所述DDR控制器为FPGA，具体型号为Virtex-7XC7V585T。作为本专利技术的进一步优选方案，将需要进行图像翻转的图像像素数据存储在FIFO存储器中，所述FIFO存储器的数量为64个，平均的分成两组；将所述图像划分为小块，读取被划分的小块的数据，小块中每一行数据写入每一个FIFO存储器中，将第一组的FIFO存储器写满后，读取其中每个FIFO存储器的第一个数据，每4个拼接成一个burst数据，写入DDR该小块的第一行中，写完8次后就将原来小块的第一列翻转成了新的小块的第一行；依次将FIFO存储器剩余的31个数据拼接写入相应的地址，完成小模块的翻转；当第一组的32个FIFO存储器在写数据时，将下一个小模块的原始数据读出到第二组FIFO存储器中，两组FIFO存储器交替读写，实现乒乓并行流水操作。作为本专利技术的进一步优选方案，所述图像像素为1024*768，每个像素点为32位，翻转之后实现图像像素变为768*1024，像素点保持32位，所述像素存储空间扩展为1024*1024，扩展出来的空间填写数据为0；采用突发模式读写，突发长度为4，划分后的每个小块横向包含1024/(4*4*2)＝32个数据，纵向768个像素点每个小包包含32个数据，768/32＝4*6分成6份，剩余2份用扩展的数据补齐。本专利技术采用以上技术方案与现有技术相比，具有以下技术效果：本专利技术利用FPGA并行数据处理的特点，直接对存放在SDRAM中的图像像素通过SDRAM控制器实现图像翻转，达到大数据的缓存和高速的要求，简化算法，提高效率。附图说明图1是DDR控制器结构的结构示意图。图2是DDR像素数据分块示意图。图3是图像翻转结构框图。图4是图像翻转数据读写示意图。图5是读控制模块状态机示意图。图6是布局布线后时序报告。具体实施方式下面详细描述本专利技术的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下面结合附图对本专利技术的技术方案做进一步的详细说明：本专利技术所公开的基于FPGA图像翻转的硬件实现方法，针对高分辨率视频图像的翻转，将图像数据采集在DDR中，将DDR划分成小块分别读入FIFO数组中，通过FIFO数组的读写来实现图像的翻转，实现FPGA流水，提高速率，同时为了更好的节省时间提高效率，采用了两组FIFO数组实现乒乓算法。下面以一个具体实施例，详细介绍本专利技术的技术方案。在具体实施例中，采用的FPGA为Xilinx公司的Virtex-7XC7V585T，SDRAM采用Cypress公司的CY7C1543KV18芯片，物理上两片位宽为18bit的SRAM以地址共享、数据扩展的方式接入Virtex-7FPGA。如图1所示为DDR控制器结构，分为三个组成部分：用户接口部分、逻辑控制部分以及物理层。用户接口部分实现读写数据的缓存、调整数据格式为传输数据所需要的格式、将用户地址转换为DDR的bank、row和column形式；逻辑控制部分包括bank、row和column配置机制以及仲裁单元，实现系统吞吐量和延时的优化；物理层提供物理接口到外部DDR3SDRAM，包含时钟、地址和控制生成逻辑，读写数据路径以及上电后SDRAM的初始化。整个DDR3控制器的数据传输采用突发模式，设定数据突发长度(BurstLenth)为4，从用户端发送控制字符，包括地址以及读/写命令，如果向存储器写数据，发送完控制字符后，从用户写端口向存储器发送数据；如本文档来自技高网...

【技术保护点】
一种基于FPGA图像翻转的硬件实现方法，其特征在于：具体的硬件结构包括DDR硬件、DDR控制器、FIFO读控制器、FIFO写控制器以及复数个FIFO存储器，所述DDR硬件与DDR控制器相连接，DDR控制器还分别与FIFO读控制器、FIFO写控制器相连接，FIFO读控制器、FIFO写控制器分别与对应的FIFO存储器相连接；所述DDR控制器包括用户接口部分、逻辑控制部分以及物理层，其中，所述用户接口部分实现读写数据的缓存、调整数据格式为传输数据所需要的格式、将用户地址转换为DDR的bank、row和column形式；所述逻辑控制部分包括bank、row和column配置机制以及仲裁单元，实现系统吞吐量和延时的优化；所述物理层提供物理接口到DDR硬件，包含时钟、地址和控制生成逻辑，读写数据路径以及上电后DDR控制器的初始化。

【技术特征摘要】
1.一种基于FPGA图像翻转的硬件实现方法，其特征在于：具体的硬件结构包括DDR硬件、
DDR控制器、FIFO读控制器、FIFO写控制器以及复数个FIFO存储器，所述DDR硬件与DDR
控制器相连接，DDR控制器还分别与FIFO读控制器、FIFO写控制器相连接，FIFO读控制器、
FIFO写控制器分别与对应的FIFO存储器相连接；
所述DDR控制器包括用户接口部分、逻辑控制部分以及物理层，其中，所述用户接口部
分实现读写数据的缓存、调整数据格式为传输数据所需要的格式、将用户地址转换为DDR的
bank、row和column形式；
所述逻辑控制部分包括bank、row和column配置机制以及仲裁单元，实现系统吞吐量和
延时的优化；
所述物理层提供物理接口到DDR硬件，包含时钟、地址和控制生成逻辑，读写数据路径
以及上电后DDR控制器的初始化。
2.如权利要求1所述的一种基于FPGA图像翻转的硬件实现方法，其特征在于：所述DDR控
制器的数据传输采用突发模式，从用户端发送控制字符；
当向FIFO存储器写数据时，发送完控制字符后，从用户写端口向FIFO存储器发送数据；
当由FIFO存储器读数据时，从用户读端口由FIFO存储器中读取数据。
3.如权利要求1所述的一种基于FPGA图像翻转的硬件实现方法，其特征在于：所述FIFO读
控制器的状态机分为三个状态：初始化、DDR工作以及读数据状态；
在初始化状态中，当DDR硬件初始化结束后DDR进入工作状态开始接收读写命令，向DDR
控制器写入读命令，读取数据存放到相应的FIFO存储器中，读取完毕进入DDR工作状态。
4.如权利要求1所述的一种基于FPGA图像...

【专利技术属性】
技术研发人员：钟雪燕，丁民豆，李春英，张纯伟，
申请(专利权)人：南京铁道职业技术学院，
类型：发明
国别省市：江苏;32