执行高速缓存行未对齐加载指令的系统和方法技术方案
【技术实现步骤摘要】
执行高速缓存行未对齐加载指令的系统和方法
本专利技术一般涉及一种执行加载指令以从处理器中的存储器加载信息的过程，更具体地涉及执行高速缓存行未对齐加载指令以加载跨越高速缓存行边界的数据的系统和方法。
技术介绍
计算机程序包括用于执行程序的功能的指令，包括从存储器读取数据的加载指令。典型的计算机系统包括：用于执行指令的处理器；和耦合到处理器的外部系统存储器，用于存储计算机程序的部分和可应用的数据和信息。本文所用的术语“处理器”是指任何类型的处理单元，包括微处理器、中央处理单元(CPU)、一个或多个处理核心、微控制器等。本文所用的术语“处理器”还包括任何类型的处理器配置，例如集成在芯片或集成电路(IC)上的处理单元，包括集成在芯片上的系统(SOC)等中的处理器配置。从系统存储器加载数据消耗宝贵的处理时间，因此处理器通常包括用于加载处理数据的较小且显著更快的高速缓冲存储器。高速缓冲存储器的至少一部分通常被并入处理器内用于更快地访问。一些高速缓冲存储器可以在外部定位，但是通常通过单独的和/或专用的高速缓存总线连接来实现更高的性能。多个数据块可以一次被复制到高速缓冲存储器中，...
【技术保护点】
一种能够执行高速缓存行未对齐加载指令的处理器，包括：调度器，分派用于执行的加载指令；存储器执行单元，执行所述加载指令，其中当所述加载指令被确定为高速缓存行未对齐加载指令时，所述存储器执行单元推迟所述调度器，确定递增地址到下一个顺序高速缓存行，使用所述递增地址在所述存储器执行单元的输入处插入所述高速缓存行未对齐加载指令的副本作为第二加载指令，并且通过执行所述高速缓存行非对齐加载指令从第一高速缓存行撷取第一数据；其中所述存储器执行单元执行所述第二加载指令以从所述下一个顺序高速缓存行撷取第二数据；以及合并单元，其将所述第一数据的第一部分数据与所述第二数据的第二部分数据合并，以提供...
【技术特征摘要】
1.一种能够执行高速缓存行未对齐加载指令的处理器，包括：调度器，分派用于执行的加载指令；存储器执行单元，执行所述加载指令，其中当所述加载指令被确定为高速缓存行未对齐加载指令时，所述存储器执行单元推迟所述调度器，确定递增地址到下一个顺序高速缓存行，使用所述递增地址在所述存储器执行单元的输入处插入所述高速缓存行未对齐加载指令的副本作为第二加载指令，并且通过执行所述高速缓存行非对齐加载指令从第一高速缓存行撷取第一数据；其中所述存储器执行单元执行所述第二加载指令以从所述下一个顺序高速缓存行撷取第二数据；以及合并单元，其将所述第一数据的第一部分数据与所述第二数据的第二部分数据合并，以提供用于所述高速缓存行未对齐加载指令的结果数据。2.根据权利要求1所述的处理器，其中所述存储器执行单元包括重新加载电路，其使所述调度器推迟，确定所述递增地址，并插入所述第二加载指令。3.根据权利要求1所述的处理器，其中当执行所述高速缓存行未对齐加载指令时，所述存储器执行单元使用指定数据长度调整指定的地址。4.根据权利要求3所述的处理器，其中所述存储器执行单元通过所述递增地址和所述指定数据长度之间的差来调整所述指定地址，并且通过所述第二加载指令提供所述指定数据长度。5.根据权利要求1所述的处理器，其中所述合并单元将所述第一数据附加到所述第二数据，以将所述第一部分数据与所述第二部分数据组合成目标数据，并隔离所述目标数据以提供所述结果数据。6.根据权利要求1所述的处理器，其中：当所述存储器执行单元在所述加载指令不是所述高速缓存行未对齐加载指令时将所述撷取的数据提供给重新排序缓冲器；和其中当所述加载指令是高速缓存行未对齐加载指令时，来自所述合并单元的所述结果数据被提供给所述重新排序缓冲器。7.根据权利要求1所述的处理器，其中所述存储器执行单元使所述调度器推迟一个周期，以在所述存储器执行单元的所述输入处插入所述第二加载指令。8.根据权利要求1所述的处理器，其中所述第二加载指令在所述高速缓存行未对齐加载指令之后立即插入所述存储器执行单元。9.根据权利要求1所述的处理器，其中所述存储器执行单元使所述调度器推迟分派依赖于所述高速缓存行未对齐加载指令的另一个加载指令和/或任何其他指令。10.根据权利要求1所述的处理器，其中所述存储器执行单元在插入所述第二加载指令之后重新启动...
【专利技术属性】
技术研发人员：邸千力，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海,31
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