含有分离电压产生器的三维一次电编程存储器制造技术

本发明专利技术提出一种分离的三维一次电编程存储器（3D‑OTP）50，它含有至少一三维阵列芯片30和至少一电压产生器芯片40。至少一电压产生器位于电压产生器芯片40内，而非三维阵列芯片30内。电压产生器为三维阵列芯片30产生读/写电压。

Three dimensional primary programming memory with separate voltage generator

The invention provides a method for separating a three-dimensional electrically programmable memory (3D OTP) 50, which contains at least one dimensional array chip 30 and at least one voltage generator chip 40. At least one voltage generator is located in the voltage generator chip 40 instead of the three-dimensional array chip 30. The voltage generator generates a read / write voltage for a three dimensional array chip 30.

【技术实现步骤摘要】
含有分离电压产生器的三维一次电编程存储器
本专利技术涉及集成电路存储器领域，更确切地说，涉及三维一次电编程存储器（3D-OTP）。
技术介绍
三维存储器（3D-M）是一种单体（monolithic）半导体存储器，它含有多个相互堆叠的存储元。3D-M包括三维只读存储器（3D-ROM）和三维随机读取存储器（3D-RAM）。3D-ROM可以进一步划分为三维掩膜编程只读存储器（3D-MPROM）和三维电编程只读存储器（3D-EPROM）。基于它能电编程的次数，3D-EPROM可以进一步分为三维一次电编程存储器（3D-OTP）和三维多次电编程存储器（3D-MTP）。3D-OTP可以是3D-memristor、三维阻变存储器（3D-RRAM或3D-ReRAM）、三维相变存储器（3D-PCM）、3D-PMM（programmablemetallizationmemory）、或3D-CBRAM（conductive-bridgingrandom-accessmemory）等。美国专利5,835,396（专利技术人：张国飙；授权日：1998年11月3日）披露了一种3D-ROM，尤其是3D-OTP。如图1A所示，3D-OTP芯片20含有一衬底电路层0K及多个堆叠于衬底电路层0K上并相互堆叠的存储层16A、16B。衬底电路层0K含有晶体管0t及其互连线0i。晶体管0t形成在半导体衬底0中。在这个例子中，衬底互连线0i含有金属层0M1、0M2。在本说明书中，衬底互连线0i采用的金属层0M1、0M2被称为衬底金属层，衬底互连线0i采用材料被称为衬底互连材料。存储层16A、16B堆叠在衬底电路层0K之上，它们通过接触通道孔（如1av）与衬底0耦合。每个存储层（如16A）含有多条顶地址线（如2a）、底地址线（如1a）和存储元（如1aa）。存储元可以采用二极管、晶体管或别的器件。在各种存储元中，采用二极管的存储元具有最小面积，仅为~4F2（F为最小特征尺寸）。二极管存储元一般形成在顶地址线和底地址线的交叉点处，从而构成一交叉点（cross-point）阵列。这里，二极管泛指任何具有如下特征的二端器件：当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。二极管的例子包括半导体二极管（如p-i-n硅二极管等）和金属氧化物二极管（如氧化钛二极管、氧化镍二极管等）等。存储层16A、16B构成至少一3D-OTP阵列16，而衬底电路层0K则含有3D-OTP阵列16的周边电路。其中，一部分周边电路位于3D-OTP阵列下方，它们被称为阵列下周边电路；另一部分周边电路位于3D-OTP阵列外边，它们被称为阵列外周边电路18。由于阵列外周边电路18比3D-OTP阵列16含有更少的后端（back-end-of-line，简称为BEOL）薄膜层，阵列外周边电路18上方的空间17不含有存储元，该空间实际上被浪费了。在本说明书中，一个后端薄膜层是指在衬底之上结构中的一个导线层，如存储层16A、16B中的一个地址线层、或互连线0i中的一个互连线层。在图1A中，3D-OTP阵列16含有6个后端薄膜层，包括2个互连线层0M1、0M2、第一存储层16A中的2个地址线层1a、2a、以及第二存储层16B中的地址线层3a、4a；而阵列外周边电路18只含有2个后端薄膜层，包括互连线层0M1、0M2。美国专利7,388,476（专利技术人：Crowley等；授权日：2008年6月3日）披露了一种集成3D-OTP芯片，其三维阵列及其周边电路都集成在同一芯片内。这种集成方式被称为全集成。如图1B所示，该集成3D-OTP芯片20含有三维阵列区域22和周边电路区域28。三维阵列区域22含有多个3D-OTP阵列（如22aa、22ay）及其解码器（如24、24G）。这些解码器24包括本地解码器24和整体解码器24G。其中，本地解码器24对单个3D-OTP阵列的地址/数据进行解码，整体解码器24G将整体地址/数据25解码至单个3D-OTP阵列中。周边电路区域28含有让集成3D-OTP芯片20完成基本存储功能的所有周边电路组件，它在三维阵列区域22与主机（即直接使用该芯片20的设备）之间实现电压、数据、地址转换。周边电路28含有读/写电压产生器21和地址/数据转换器29。其中，读/写电压产生器21将电源电压23转换成读电压VR或/和写（编程）电压VW；地址/数据转换器29将逻辑地址/数据27与物理地址/数据25相互转换。在本说明书中，逻辑地址/数据27是主机使用的地址/数据；而物理地址/数据25是3D-OTP阵列使用的地址/数据。现有技术的主流观点是：集成降低成本。不幸的是，该观点对3D-OTP不成立。对于3D-OTP来说，由于3D-OTP阵列16采用了繁复的后端工艺，而周边电路18的后端工艺较简单，因此盲目地将3D-OTP阵列16和周边电路18集成的直接结果就是不得不用制造3D-OTP阵列16的昂贵工艺流程来制造周边电路18，这不仅不能降低成本，反而会增加成本。此外，由于周边电路18只能采用与3D-OTP阵列16同样数目的互连线层（如仅为两层），故周边电路18的设计比较麻烦、性能较差、且所需的芯片面积较大。最后，由于3D-OTP存储元一般会经过高温工艺，周边电路18需要采用耐高温的互连线材料，如钨（W）等，这些材料会使3D-OTP的整体性能下降。
技术实现思路
本专利技术的主要目的是提供一种整体价格更为廉价的三维一次电编程存储器（3D-OTP）。本专利技术的另一目的是提供一种整体性能更为优异的3D-OTP。本专利技术的另一目的是提供一种体积更小的3D-OTP。为了实现这些以及别的目的，本专利技术遵从如下指导原则：将3D-OTP电路及其周边电路分离到不同芯片，以便将它们分别优化。例如说，3D-OTP阵列（三维电路）和至少一周边电路组件（二维电路）被分离成两个芯片—三维阵列芯片和周边电路芯片。相应地，本专利技术提出一种分离的3D-OTP，它含有一三维阵列芯片和至少一周边电路芯片。三维阵列芯片构建在三维空间中并含有多个功能（存储）层，它含有3D-OTP阵列的第一周边电路组件（该组件被称为芯片中周边电路组件）；周边电路芯片构建在二维空间中并只含有一个功能层，它含有3D-OTP阵列的第二周边电路组件（该组件被称为芯片外周边电路组件）。芯片外周边电路组件是3D-OTP的必须组件，它可以为3D-OTP实现电压、数据和/或地址转换。如果3D-OTP没有芯片外周边电路组件，则它不能独立完成基本存储功能。由于它们被分别设计和制造，分离3D-OTP中的三维阵列芯片和周边电路芯片具有不同的后端（BEOL）结构。周边电路芯片的后端结构可以独立优化，使阵列外周边电路具有更低的成本、更好的性能和较小的面积。总的说来，分离3D-OTP比集成3D-OTP具有更低的整体成本、更好的整体性能和较小的整体面积。分离的周边电路芯片可以在三个方面与三维阵列芯片不同。首先，周边电路芯片的后端薄膜层的数目要比三维阵列芯片少很多。由于晶圆成本基本和后端薄膜层的数目成正比，周边电路芯片的晶圆成本将远低于三维阵列芯片。在一个实施例中，三维阵列芯片的后端薄膜层数是周边电路芯片的互连线层数的至少两倍。在另一个实施例中，三维阵列芯片的本文档来自技高网...

【技术保护点】
一种分离的三维一次电编程存储器（3D‑OTP）(50)，其特征在于包括：一含有至少一3D‑OTP阵列(36)的三维阵列芯片(30)，该3D‑OTP阵列(36)含有多个相互堆叠的3D‑OTP存储元；一电压产生器芯片(40)，该电压产生器芯片(40)含有该3D‑OPT阵列(36)的至少一电压产生器，该三维阵列芯片(30)不含该电压产生器；将该三维阵列芯片(30)和该电压产生器芯片(40)耦合的手段；所述三维阵列芯片(30)的后端薄膜层数是所述电压产生器芯片(40)的互连线层数的至少两倍；所述三维阵列芯片(30)和所述电压产生器芯片(40)为两个不同的芯片。

【技术特征摘要】
1.一种分离的三维一次电编程存储器（3D-OTP）(50)，其特征在于包括：一含有至少一3D-OTP阵列(36)的三维阵列芯片(30)，该3D-OTP阵列(36)含有多个相互堆叠的3D-OTP存储元；一电压产生器芯片(40)，该电压产生器芯片(40)含有该3D-OPT阵列(36)的至少一电压产生器，该三维阵列芯片(30)不含该电压产生器；将该三维阵列芯片(30)和该电压产生器芯片(40)耦合的手段；所述三维阵列芯片(30)的后端薄膜层数是所述电压产生器芯片(40)的互连线层数的至少两倍；所述三维阵列芯片(30)和所述电压产生器芯片(40)为两个不同的芯片。2.一种分离的三维一次电编程存储器（3D-OTP）(50)，其特征在于包括：一含有至少一3D-OTP阵列(36)的三维阵列芯片(30)，该3D-OTP阵列(36)含有多个相互堆叠的3D-OTP存储元；一电压产生器芯片(40)，该电压产生器芯片(40)含有该3D-OPT阵列(36)的至少一电压产生器，该三维阵列芯片(30)不含该电压产生器；将该三维阵列芯片(30)和该电压产生器芯片(40)耦合的手段；所述三维阵列芯片(30)的后端薄膜层数大于所述电压产生器芯片(40)的互连线层数；所述电压产生器芯片(40)的互连线层数大于所述三维阵列芯片(30)的互连线层数；所述三维阵列芯片(30)和所述电压产生器芯片(40)为两个不同的芯片。3.一种分离的三维一次电编程存储器（3D-OTP）(5...

【专利技术属性】
技术研发人员：张国飙，
申请(专利权)人：杭州海存信息技术有限公司，
类型：发明
国别省市：浙江,33