半导体存储装置、其擦除方法及编程方法制造方法及图纸

本发明专利技术提供一种半导体存储装置、其擦除方法及编程方法，可使良率提高、从而可使存储器阵列的利用效率提高。半导体存储装置包含：存储器阵列，包含多个NAND串；页面缓冲器/读出电路(170)，经由位线而连接于存储器阵列的NAND串，并输出NAND串的不良的有无；以及检测电路(200)，连接于多个页面缓冲器/读出电路(170)，并检测选择块的NAND串的不良数。当由检测电路(200)检测出的NAND串的不良数为固定数以下时，判定为能够使用的块，当不良数超过固定数时，判定为坏块。

Semiconductor memory device, erasing method and programming method thereof

The invention provides a semiconductor memory device, an erasing method and a programming method thereof, which can improve the yield, thereby improving the utilization efficiency of the memory array. A semiconductor memory device includes a memory array includes a plurality of NAND strings; page buffer / readout circuit (170), through the bit line connected to the memory array of the NAND string, and the output of the NAND string is bad; and a detection circuit (200), connected to a plurality of page buffer / readout circuit (170), and the number of adverse selection detection block NAND string. When the number of NAND strings detected by the detection circuit (200) is below the fixed number, the block is determined as a block that can be used, and when the undesirable number exceeds the fixed number, the fault is determined to be a bad block.

【技术实现步骤摘要】
半导体存储装置、其擦除方法及编程方法
本专利技术涉及一种半导体存储装置、其擦除方法及编程方法，尤其涉及一种与非(NAND)型快闪存储器的编程及擦除。
技术介绍
在快闪存储器的编程中，电子蓄积于浮动栅极，使存储胞元的阈电压向正方向转变(shift)，在擦除中，自浮动栅极释放电子，使存储胞元的阈电压向负方向转变。这种编程及擦除必须以存储胞元的阈值进入“0”、“1”的分布范围内的方式进行控制，通过编程校验及擦除校验进行编程及擦除的合格与否判定(专利文献1)。[现有技术文献][专利文献][专利文献1]日本专利特开2014-78308号公报[专利技术所要解决的问题]图1为现有的快闪存储器的擦除动作的流程。对选择块施加擦除脉冲(步骤S10)，其次，进行选择块的擦除校验(verify)(步骤S20)。在擦除校验中，对选择块的所有字线施加校验电压，判定所有位线的合格与否。通常，为了减少消耗电力，擦除校验为自共用源极线对选择块的各NAND串供给Vcc电压而进行读出的反向读出。若NAND串中的所有存储胞元的阈值处于“1”的分布内，则NAND串导通，位线为高电平(H电平)，若即便有一个存储胞元的阈值不处于“1”的分布内，则NAND串不导通，位线为低电平(L电平)。如此，若选择块的所有位线为H电平，则判定为合格(步骤S30)，擦除结束。若任一位线为L电平，则判定为不合格，然后判定擦除脉冲的施加次数是否达到NMAX(步骤S40)。所谓NMAX，是指擦除所容许的最大擦除脉冲的施加次数。在达到NMAX的情况下，将擦除失败的状态告知于外部的控制器，且将所述块作为坏块(badblock)而进行管理。若未达到NMAX，则依据增量步进擦除脉冲(IncrementalStepErasePulse，ISPE)，生成比上一次的擦除脉冲大ΔV的具有步进电压(stepvoltage)的擦除脉冲(步骤S50)，从而将该擦除脉冲施加至选择块。图2为现有的擦除校验的判定电路。例如，当页面缓冲器/读出电路的尺寸为2kB时，在校验判定线VL与节点(node)N之间并联连接分别连接于锁存(latch)电路的节点SLS_0、SLS_1、SLS_2、…SLS_2048×8的校验用晶体管，进而在节点N与GND之间连接用以使校验能够进行(JUDGEON为H电平)的晶体管。在擦除校验时，对校验判定线VL供给H电平的电压，若擦除校验为合格，则所有位为H电平，所有的锁存电路的节点SLS_0、节点SLS_1、节点SLS_2、…节点SLS_2048×8成为L电平，校验判定线VL维持H电平。另一方面，若擦除校验为不合格，则节点SLS_0、节点SLS_1、节点SLS_2、…节点SLS_2048×8中的任意一个成为H电平，相对应的校验用晶体管导通，校验判定线VL成为L电平。如上所述，现有的擦除校验是对所有的NAND串是否导通进行检测，若存在即便一个不导通的NAND串，则将所述块作为坏块而进行管理。在擦除校验中，NAND串可能变成不良的原因在于存储胞元的制造缺陷、随着反复进行编程/擦除而出现的存储胞元的劣化等，但坏块的增加会使快闪存储器的良率降低，或者使存储器阵列的利用效率降低。
技术实现思路
本专利技术的目的在于解决所述现有的问题，并提供一种可使良率提高、从而可使存储器阵列的利用效率提高的半导体存储装置。[解决问题的技术手段]本专利技术的半导体存储装置的擦除方法包括以下步骤：对选择块施加擦除脉冲；在选择块的擦除校验为不合格、且擦除脉冲的施加次数达到预先决定的次数的情况下，检测选择块的NAND串的不良数；以及当所检测出的NAND串的不良数为固定数以下时，以能够使用所述选择块的状态结束擦除，当不良数超过固定数时，将所述选择块作为不能够使用的坏块而进行管理。优选的是，所述固定数为能够通过差错检测·校正来修复的位数以下。本专利技术的半导体存储装置的编程方法包括以下步骤：检测选择块的NAND串的不良数；基于所检测出的NAND串的不良数，来决定编程校验中能够容许的不合格位数；对选择块的选择页面施加编程脉冲；以及基于所述能够容许的不合格位数来进行选择页面的编程校验。优选的是，所述能够容许的不合格位数为能够通过差错检测·校正来修复的位数以下。优选的是，所述能够容许的不合格位数与NAND串的不良数的增加相应地而减少。优选的是，所述编程校验在选择页面的编程不良位数为所述能够容许的不合格位数以下时判定为疑似合格。优选的是，检测NAND串的不良数的步骤包括进行反向读出的步骤，所述反向读出的步骤自选择块的共用源极线对NAND串施加电压而进行读出。优选的是，编程方法还包括进行应编程的数据的差错检测·校正处理的步骤，且由NAND串的不良导致的差错在数据的读出时通过所述差错检测·校正处理而校正。本专利技术的半导体存储装置包含：存储器阵列，包含多个NAND串；输出电路，经由位线而连接于所述存储器阵列的NAND串，并输出NAND串的不良的有无；以及检测电路，连接于多个所述输出电路，并检测选择块的NAND串的不良数。优选的是，所述检测电路包含：第1电路，生成与多个所述输出电路的NAND串的不良的有无相应的检测电压；第2电路，生成基准电压；及比较电路，比较所述检测电压与所述基准电压，且所述比较电路检测连接于多个所述输出电路的NAND串的不良数。优选的是，半导体存储装置还包含通过自选择块的共用源极线对NAND串施加电压，并对选择块的所有页面施加校验电压而进行选择块的多个NAND串的反向读出的部件，所述输出电路基于所述反向读出部件的读出结果来输出NAND串的不良的有无。优选的是，半导体存储装置还包含擦除选择块的擦除部件，且在选择块的擦除校验为不合格、且擦除脉冲的施加次数达到预先决定的次数的情况下，当由所述检测电路所检测出的NAND串的不良数为固定数以下时，所述擦除部件以能够使用所述选择块的状态结束擦除，当不良数超过固定数时，所述擦除部件将所述选择块作为不能够使用的坏块而进行管理。优选的是，半导体存储装置还包含对选择块的选择页面进行编程的编程部件，且所述编程部件基于能够容许的不合格位数来进行选择页面的编程校验，所述能够容许的不合格位数是基于由所述检测电路所检测出的NAND串的不良数而设定。优选的是，半导体存储装置还包含进行应编程的数据及所述存储器阵列读出的数据的差错检测·校正的电路，且所述不合格位数为能够通过所述进行差错检测·校正的电路来修复的位数以下。优选的是，所述输出电路包含页面缓冲器/读出电路。[专利技术的效果]根据本专利技术，通过检测选择块的NAND串的不良数，可实现能够使用包含固定数以下的NAND串的不良的块。进而根据本专利技术，通过与所检测出的NAND串的不良数相应地来决定编程校验时判定为疑似合格的不合格位数，将随着NAND串的擦除不良而出现的的数据的差错自编程时的编程不良中除外，能够维持疑似合格的判定精度，且能够对包含一部分NAND串的不良的块进行编程。附图说明图1为对现有的快闪存储器的擦除动作进行说明的流程图；图2为表示现有的擦除校验的判定电路的图；图3为表示本专利技术的实施例中的NAND型快闪存储器的整体的概略构成的图；图4为表示本专利技术的实施例中的存储胞元阵列的NAND串的构成的电路图；图5为对本专利技术的实施例的编程动作时的普通区域的ECC处本文档来自技高网...

【技术保护点】
一种半导体存储装置的擦除方法，所述半导体存储装置的擦除方法的特征在于包括以下步骤：对选择块施加擦除脉冲；在所述选择块的擦除校验为不合格、且所述擦除脉冲的施加次数达到预先决定的次数的情况下，检测所述选择块的与非串的不良数；以及当所检测出的所述与非串的不良数为固定数以下时，以能够使用所述选择块的状态结束擦除，当所述不良数超过所述固定数时，将所述选择块作为不能够使用的坏块而进行管理。

【技术特征摘要】
2016.02.09 JP 2016-0223221.一种半导体存储装置的擦除方法，所述半导体存储装置的擦除方法的特征在于包括以下步骤：对选择块施加擦除脉冲；在所述选择块的擦除校验为不合格、且所述擦除脉冲的施加次数达到预先决定的次数的情况下，检测所述选择块的与非串的不良数；以及当所检测出的所述与非串的不良数为固定数以下时，以能够使用所述选择块的状态结束擦除，当所述不良数超过所述固定数时，将所述选择块作为不能够使用的坏块而进行管理。2.根据权利要求1所述的半导体存储装置的擦除方法，其特征在于，所述固定数为能够通过差错检测·校正来修复的位数以下。3.一种半导体存储装置的编程方法，所述半导体存储装置的编程方法的特征在于包括以下步骤：检测选择块的与非串的不良数；基于所检测出的所述与非串的不良数，来决定编程校验中能够容许的不合格位数；对所述选择块的选择页面施加编程脉冲；以及基于所述能够容许的不合格位数来进行所述选择页面的编程校验。4.根据权利要求3所述的半导体存储装置的编程方法，其特征在于，所述能够容许的不合格位数为能够通过差错检测·校正来修复的位数以下。5.根据权利要求3或4所述的半导体存储装置的编程方法，其特征在于，所述能够容许的不合格位数与所述与非串的不良数的增加相应地而减少。6.根据权利要求3所述的半导体存储装置的编程方法，其特征在于，所述编程校验在所述选择页面的编程不良位数为所述能够容许的不合格位数以下时判定为疑似合格。7.根据权利要求3所述的半导体存储装置的编程方法，其特征在于，检测所述选择块的与非串的不良数的步骤包括进行反向读出的步骤，所述反向读出的步骤自所述选择块的共用源极线对所述与非串施加电压而进行读出。8.根据权利要求3所述的半导体存储装置的编程方法，其特征在于，所述编程方法还包括进行应编程的数据的差错检测·校正处理的步骤，且由所述与非串的不良导致的差错在数据的读出时通过所述差错检测·校正处理而校正。9.一种半导体存储装置，其特...

【专利技术属性】
技术研发人员：山内一贵，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾,71