半导体器件及其制造方法技术

本发明专利技术涉及半导体器件及其制造方法。当在衬底上形成具有2种不同宽度的侧壁时，防止由于侧壁形成用的绝缘膜被埋入栅电极间而导致的半导体器件的可靠性降低。在低耐压的MISFETQ2的栅电极G2、和包括控制栅电极CG及存储器栅电极MG的图案的各自的侧壁，隔着氮化硅膜NT3而形成侧壁状的氧化硅膜OX4，之后除去栅电极G2的横向上的氧化硅膜OX3，接着在半导体衬底SB上形成氧化硅膜OX5，进行回蚀刻。由此，在栅电极G2的横向上，形成由氮化硅膜NT3及氧化硅膜OX5形成的侧壁SW1，在上述图案的横向上，形成由氮化硅膜NT3、氧化硅膜OX4及OX5形成的侧壁SW2。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体器件及其制造方法，其可用于例如具有低耐压晶体管及高耐压晶体管的半导体器件的制造。
技术介绍
作为用作开关元件等的半导体元件，已知MISFET(MetalInsulatorSemiconductorFieldEffectTransistor，MIS型场效应晶体管)。关于MISFET，包括在逻辑电路等外围电路中使用的低耐压的MISFET，和在存储器单元中使用或用于电的输入输出的高耐压的MISFET，上述MISFET有时在1个半导体芯片混载。专利文献1(日本特开2004－349680号公报)及专利文献2(日本特开2014－075557号公报)中公开了覆盖晶体管的栅电极的侧壁从而形成相对而言宽度较宽的侧壁(sidewall)，覆盖其他晶体管的栅电极的侧壁从而形成相对而言宽度较窄的侧壁。[现有技术文献][专利文献][专利文献1]日本特开2004－349680号公报[专利文献2]日本特开2014－075557号公报
技术实现思路
[专利技术要解决的问题]当在半导体衬底上形成低耐压MISFET和高耐压MISFET时，考虑在上述MISFET的栅电极的侧壁形成宽本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括如下工序：(a)工序：准备半导体衬底，(b)工序：在第一区域的上述半导体衬底上，隔着第一绝缘膜形成多个第一栅电极，在第二区域的上述半导体衬底上，隔着第二绝缘膜形成第二栅电极，(c)工序：在上述半导体衬底上依次形成覆盖多个上述第一栅电极、上述第二栅电极的第三绝缘膜及第四绝缘膜，(d)工序：利用回蚀刻将上述第四绝缘膜的一部分除去，由此使上述第三绝缘膜的上表面从上述第四绝缘膜露出，而保留分别覆盖多个上述第一栅电极、上述第二栅电极各自的侧壁的上述第四绝缘膜，(e)工序：在上述(d)工序之后，将分别覆盖多个上述第一栅电极各自的上述侧壁的上述第四绝缘膜除去，(f)工序：上述(...

【技术特征摘要】
2016.02.03 JP 2016-0185891.一种半导体器件的制造方法，包括如下工序：(a)工序：准备半导体衬底，(b)工序：在第一区域的上述半导体衬底上，隔着第一绝缘膜形成多个第一栅电极，在第二区域的上述半导体衬底上，隔着第二绝缘膜形成第二栅电极，(c)工序：在上述半导体衬底上依次形成覆盖多个上述第一栅电极、上述第二栅电极的第三绝缘膜及第四绝缘膜，(d)工序：利用回蚀刻将上述第四绝缘膜的一部分除去，由此使上述第三绝缘膜的上表面从上述第四绝缘膜露出，而保留分别覆盖多个上述第一栅电极、上述第二栅电极各自的侧壁的上述第四绝缘膜，(e)工序：在上述(d)工序之后，将分别覆盖多个上述第一栅电极各自的上述侧壁的上述第四绝缘膜除去，(f)工序：上述(e)工序之后，在上述半导体衬底上形成覆盖多个上述第一栅电极、上述第二栅电极和上述第二区域的上述第四绝缘膜的第五绝缘膜，(g)工序：利用回蚀刻将上述第五绝缘膜及上述第三绝缘膜的各自的一部分除去，由此使上述半导体衬底从上述第三绝缘膜露出，由此形成包括上述第一区域的上述第三绝缘膜及上述第五绝缘膜的第一侧壁、包括上述第二区域的上述第三绝缘膜、上述第四绝缘膜及上述第五绝缘膜的第二侧壁，(h)工序：在上述第一区域的上述半导体衬底的主表面上，通过以上述第一侧壁为掩膜进行离子注入从而形成第一源漏区域，由此形成包括上述第一源漏区域及上述第一栅电极的第一晶体管，(i)工序：在上述第二区域的上述半导体衬底的上述主表面上，通过以上述第二侧壁为掩膜进行离子注入从而形成第二源漏区域，由此形成包括上述第二源漏区域及上述第二栅电极的第二晶体管，其中，上述第一晶体管通过比上述第二晶体管的驱动电压低的电压驱动。2.如权利要求1所述的半导体器件的制造方法，其中，相邻的上述第一栅电极彼此的相互间的距离大于上述第三绝缘膜及上述第四绝缘膜的合计膜厚的2倍。3.如权利要求2所述的半导体器件的制造方法，其中，沿上述半导体衬底的上述主表面的方向上的上述第二侧壁的宽度的大小，为相邻的上述第一栅电极彼此的相互间的距离的二分之一以上。4.如权利要求1所述的半导体器件的制造方法，其中，上述(b)工序中，形成上述第一绝缘膜、上述第二绝缘膜、多个上述第一栅电极及上述第二栅电极，在上述第二区域的上述半导体衬底上，隔着包括电荷存储膜的第三绝缘膜形成第三栅电极，上述第二栅电极和上述第三栅电极隔着上述第三绝缘膜而邻接，上述(c)工序中，形成覆盖上述第三栅电极的上述第三绝缘膜及上述第四绝缘膜，上述(d)工序中，通过将上述第四绝缘膜的一部分除去，保留将多个上述第一栅电极的各自的上述侧壁、和上述第二栅电极的一个上述侧壁分别覆盖的上述第四绝缘膜，并保留隔着上述第三栅电极而覆盖上述第二栅电极的另一个上述侧壁的上述第四绝缘膜，上述(f)工序中，形成覆盖上述第三栅电极的上述第五绝缘膜，上述(i)工序中，形成上述第二晶体管和包括上述第二源漏区域及上述第三栅电极的第三晶体管，其中，上述第二晶体管及上述第三晶体管构成存储器单元。5.如权利要求1所述的半导体器件的制造方法，其中，上述第三绝缘膜为氮化硅膜，上述第四绝缘膜及上述第五绝缘膜为氧化硅膜。6.如权利要求1所述的半导体器件的制造方法，其中，上述第三绝缘膜及上述第五绝缘膜为氮化硅膜，上述第四绝缘膜为氧化硅膜。7.如权利要求4所述的半导体器件的制造方法，进一步包括如下工序：(b1)工序：在上述(b)工序之后，在上述半导体衬底上依次形成覆盖多个上述第一栅电极和上述第二栅电极的第一氧化硅膜及第一氮化硅膜，(b2)工序：在上述(c)工序之前，通过利用回蚀刻将上述第一氮化硅膜的一部分除去，从而使上述第一氧化硅膜露出，由此，形成第一偏置隔离膜，所述第一偏置隔离膜包括将多个上述第一栅电极和上述第二栅电极各自的上述侧壁分别覆盖的上述第一氧化硅膜及上述第一氮化硅膜。8.如权利要求4所述的半导体器件的制造方法，进一步包括如下工序：(b3)工序：在上述(b)工序之后，形成将多个上述第一栅电极及上述第二栅电极的各自的上述侧壁分别覆盖的侧壁状的第二氧化硅膜，(b4)工序：除去分别覆盖上述多个上述第一栅电极的各自的上述侧壁的上述第二氧化硅膜，(b5)工序：在上述(b4)工序之后，在上述半导体衬底上依次形成覆盖多个上述第一栅电极、上述第二栅电极及上述第二氧化硅膜的第二氮化硅膜及第三氮化硅膜，(b6)工序：在上述(c)工序之前，通过利用回蚀刻将上述第三氮化硅膜及上述第二氮化硅膜的各自的一部分除去，从而使上述半导体衬底从上述第二氮化硅膜露出，由此形成第二偏置隔离膜和第三偏置隔离膜，其中，所述第二偏置隔离膜包括将多个上述第一栅电极的各自的上述侧壁分别覆盖的上述第二氮化硅膜及上述第三氮化硅膜，所述第三偏置隔离膜包括覆盖上述第二栅电极的上述侧壁的上述第二氧化硅膜、上述第二氮化硅膜及上述第三氮化硅膜。9.如权利要求1所述的半导体器件的制造方法，其中，上述第一绝缘膜具有比氮化硅的介电常数高的介电常数，或上述第一栅电极包含金属。10.如权利要求9所述的半导体器件的制造方法，其中，上述第三绝缘膜及上述第五绝缘膜为氮化硅膜，上述第四绝缘膜为氧化硅膜。11.如权利要求10所述的半导体器件的制造方法，进一步包括如下工序：(b7)工序：在上述(b)工序之后，在上述半导体衬底上依次形成覆盖多个上述第一栅电极和上述第二栅电极的第四氮化硅膜及第五氮化硅膜，(b8)工序：在上述(c)工序之前，通过利用回蚀刻将上述第五氮化硅膜及上述第四氮化硅膜的各自的一部分除去，从而使上述半导体衬底从上述第四氮化硅膜露出，由此，形成包含上述第四氮化硅膜及上述第五氮化硅膜的第四偏置隔离膜，上述第四氮化硅膜及上述第五氮化硅膜覆盖多个上述第一栅电极和上述第二栅电极的各自的上述侧壁。12.一种半导体器件的制造方法，包括如下工序：(a)工序：准备半导体衬底，(b)工序：在第一区域的上述半导体衬底上，隔着第一绝缘膜形...

【专利技术属性】
技术研发人员：筱原正昭，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP