一种光刻光学式叠对量测图型结构制造技术

本发明专利技术提供一种光刻光学式叠对量测图型结构，所述量测图型结构至少包括：由垂直相交的X轴和Y轴隔成的且依次排布的第一象限区、第二象限区、第三象限区、第四象限区；其中，第一象限区和第三象限区中的图型沿第一方向排列，第二象限区和第四象限区中的图型沿第二方向排列；每一个象限区中图型包括前层图型和位于所述前层图型上方的当层图型，所述前层图型和当层图型间隔排列，且每一个象限区中的当层图型和前层图型的图型总根数满足2n+1，n为大于0的整数。利用本发明专利技术的叠对量测图型结构可以增加量测的精准度，减少量测误差，再利用本发明专利技术的图型结构偏移参数回馈补正下一次制作的当前层图型，从而克服制程中的机台误差等引起的变异。

【技术实现步骤摘要】
一种光刻光学式叠对量测图型结构
本专利技术属于集成电路制造
，特别是涉及一种光刻光学式叠对量测图型结构。
技术介绍
半导体技术继续沿着摩尔定律发展，临界尺寸越来越小，芯片的集成度也越来越高，这对半导体制造工艺提出了越来越严格的要求，因此必须在工艺过程中尽可能地减小每一步骤的误差，降低因误差造成的器件失效。在半导体制造过程中，光刻工艺作为每一个技术代的核心技术而发展。光刻是将光掩膜(mask)上图形形式的电路结构通过对准、曝光、显影等步骤转印到涂有光刻胶的硅片表面的工艺过程，光刻工艺会在硅片表面形成一层光刻胶掩蔽图形，其后续工艺是刻蚀或离子注入。标准的CMOS工艺中，需要数十次的光刻步骤，而影响光刻工艺误差的因素，除了光刻机的分辨率之外，还有对准的精确度。光刻的叠对(Overlay)是用以测量一个光刻图案置于硅片时，与先前已定义过的图案之间的对准精度。由于集成电路是由很多层电路重叠组成的，因此必须保证每一层与前面或者后面的层的对准精度，如果对准精度超出要求范围，则可能造成整个电路不能完成设计工作。因此在每一层的制造过程中，要对其与前层的对准进度进行测量。一般，利用刻蚀至层中的图型本文档来自技高网...

【技术保护点】
一种光刻光学式叠对量测图型结构，其特征在于，所述量测图型结构至少包括：由垂直相交的X轴和Y轴隔成的且依次排布的第一象限区、第二象限区、第三象限区、第四象限区；其中，所述第一象限区和所述第三象限区中图型沿第一方向排列，所述第二象限区和所述第四象限区中图型沿第二方向排列；每一个象限区中图型包括前层图型和位于所述前层图型上方的当层图型，所述前层图型和所述当层图型间隔排列，且每一个象限区中的所述当层图型和所述前层图型的图型总根数满足2n+1，n为大于0的整数。

【技术特征摘要】
1.一种光刻光学式叠对量测图型结构，其特征在于，所述量测图型结构至少包括：由垂直相交的X轴和Y轴隔成的且依次排布的第一象限区、第二象限区、第三象限区、第四象限区；其中，所述第一象限区和所述第三象限区中图型沿第一方向排列，所述第二象限区和所述第四象限区中图型沿第二方向排列；每一个象限区中图型包括前层图型和位于所述前层图型上方的当层图型，所述前层图型和所述当层图型间隔排列，且每一个象限区中的所述当层图型和所述前层图型的图型总根数满足2n+1，n为大于0的整数。2.根据权利要求1所述的光刻光学式叠对量测图型结构，其特征在于：所述量测图型结构位于晶圆切割道的位置上。3.根据权利要求2所述的光刻光学式叠对量测图型结构，其特征在于：所述当前图型和所述前层图型的形状均为矩形，所述量测图型结构的长度小于或者等于30μm，宽度小于或等于30μm，以符合所述晶圆切割道空间使用需求。4.根据权利要求1所述的光刻光学式叠对量测图型结构，其特征在于：所述第一方向与所述第二方向之间为X轴方向与Y轴方向的垂直角。5.根据权利要求1所述的光刻光学式叠对量测图型结构，其特征在于：在每一个象限区中，所述前层图型为偶数根，所述当层图型为奇数根。6.根据权利要求1所述的光刻光学式...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：安徽,34