三维半导体器件制造技术

本公开提供了三维半导体器件。一种三维(3D)半导体器件包括：多个栅电极，在垂直于基板的顶表面的方向上层叠在基板上；沟道结构，穿过该多个栅电极并连接到基板；以及孔隙，设置在基板中并位于沟道结构下面。

【技术实现步骤摘要】
三维半导体器件
本公开涉及一种半导体器件，更具体地，涉及包括三维布置的存储单元的三维(3D)半导体存储器件。
技术介绍
半导体器件的更高的集成度正被实现以满足消费者对于优异的性能和低廉的价格的需求。在半导体器件的情形下，由于它们的集成度是决定产品价格的重要因素，所以期望提高的集成度。在通常的二维或平面半导体存储器件的情形下，由于它们的集成度主要由单位存储单元占据的面积决定，所以集成度极大地受精细图案形成技术的水平影响。然而，提高图案精细度所需的昂贵工艺设备对提高二维或平面半导体器件的集成度设置了实际限制。为了克服这样的限制，已经提出包括三维布置的存储单元的三维半导体器件。
技术实现思路
本专利技术构思的示范性实施方式提供具有改善的电特性的三维半导体器件。本专利技术构思的示范性实施方式提供高度可靠的三维半导体器件。根据本专利技术构思的示范性实施方式，一种三维半导体器件包括：多个栅电极，在垂直于基板的顶表面的方向上层叠在基板上；沟道结构，穿过该多个栅电极并连接到基板；以及孔隙(void)，设置在基板中并位于沟道结构下面。根据本专利技术构思的示范性实施方式，一种三维半导体器件包括：多个栅电极，本文档来自技高网...

【技术保护点】
一种三维(3D)半导体器件，包括：多个栅电极，在垂直于基板的顶表面的方向上层叠在所述基板上；沟道结构，穿过所述多个栅电极并连接到所述基板；以及孔隙，设置在所述基板中并位于所述沟道结构下面。

【技术特征摘要】
2015.10.19 KR 10-2015-01456471.一种三维(3D)半导体器件，包括：多个栅电极，在垂直于基板的顶表面的方向上层叠在所述基板上；沟道结构，穿过所述多个栅电极并连接到所述基板；以及孔隙，设置在所述基板中并位于所述沟道结构下面。2.根据权利要求1所述的3D半导体器件，还包括：残余物层，设置在所述基板中并位于所述沟道结构下面，其中所述孔隙设置在所述沟道结构和所述残余物层之间。3.根据权利要求2所述的3D半导体器件，其中所述沟道结构包括：下半导体图案，部分地设置在所述基板内；和上半导体图案，与所述基板间隔开，其中所述下半导体图案设置在所述上半导体图案和所述基板之间，并且所述孔隙设置在所述下半导体图案和所述残余物层之间。4.根据权利要求3所述的3D半导体器件，其中所述孔隙由所述下半导体图案的底表面和所述残余物层的顶表面限定。5.根据权利要求4所述的3D半导体器件，其中所述下半导体图案的所述底表面位于比所述基板的所述顶表面低的水平。6.根据权利要求4所述的3D半导体器件，其中所述下半导体图案的所述底表面具有弯曲的形状。7.根据权利要求3所述的3D半导体器件，其中所述下半导体图案是利用所述基板作为籽晶层生长的外延图案。8.根据权利要求3所述的3D半导体器件，其中所述残余物层包括碳和氧中的至少一种。9.根据权利要求2所述的3D半导体器件，还包括：通孔，穿过所述栅电极以及所述基板的一部分，其中所述沟道结构设置在所述通孔中，并且所述残余物层和所述孔隙设置在所述通孔的下部区域中。10.根据权利要求1所述的3D半导体器件，其中：所述3D半导体器件包括多个所述沟道结构和多个所述孔隙，其中多个所述沟道结构在平行于所述基板的所述顶表面的方向上彼此间隔开，多个所述孔隙在平行于所述基板的所述顶表面的方向上彼此间隔开，并且多个所述孔隙的每个位于多个所述沟道结构中的相应一个下面。11.一种三维(3D)半导体器件，包括：多个栅电极，在垂直于基板的顶表面的第一方向上层叠在所述基板上；沟道结构，设置在通孔中，其中所述通孔穿过所述多个栅电极以及所述基板的至少一部分，并且所述沟道结构在所述第一方向上延伸；以及孔隙，设置在所述通孔中并位于所述沟道结构下面，其中所述沟道结构包括与所述基板接触的下半导体图案，并且所述下半导体图案包括形成所述孔隙的内表面的一部分的底表面。12.根据权利要求11所述的3D半导体器件，其中所述下半导体图...

【专利技术属性】
技术研发人员：辛京准，李秉一，殷东锡，李炫国，曹盛纯，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR