半导体器件及其制造方法技术

本发明专利技术实施例提供了一种半导体器件，包括半导体管芯。介电材料围绕半导体管芯以形成集成半导体封装件。接触件耦合至集成半导体封装件并且配置为半导体封装件的接地端。半导体器件还具有基本密封集成半导体封装件的EMI(电磁干扰)屏蔽罩，其中EMI屏蔽罩通过设置在集成半导体封装件中的路径与接触件耦合。本发明专利技术的实施例还提供了3D(三维)半导体封装件以及制造半导体器件的方法。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术总的来说涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
技术介绍
目前，电子设备是我们日常生活不可或缺的事物，其涉及并且包含许多电子组件。在电子工业中，电子组件构成的管芯广泛地应用在各种电子设备和应用中。随着电子工业的发展，电子组件的小型化和高级功能越来越重要。对于电子组件的小型化和高级功能的需求导致了更加复杂并且紧密的配置。电子工业的主要趋势在于，使电子组件更轻、更小、更多功能、更强大、更可靠以及低成本。因此，晶圆级封装(WLP)技术受到人们的欢迎。这种技术提供了晶圆级上的电子组件的制造，并且广泛地应用以满足对于电子组件的小型化和高级功能的需求。随着晶圆级封装的应用和复杂度的增加，给可靠性和稳定性带来了挑战。因此，不断寻求用于WLP的结构和方法中的改进。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：半导体管芯；绝缘层，围绕半导体管芯；后钝化互连件(PPI)，位于绝缘层和第一半导体管芯上方；导电部件，位于绝缘层的边缘中并且延伸穿过绝缘层，其中，导电部件包括从绝缘层暴露的表面；EMI(电磁干扰)屏蔽罩，基本覆盖绝缘层的边缘并且与导电部件的暴露的表面接触。本专利技术的实施例提供了一种3D(三维)半导体封装件，包括：模制构造，包括：第一和第二半导体管芯或组件，在一方向上堆叠；互连件，介于第一和第二半导体管芯或组件之间；绝缘层，围绕第一半导体管芯或组件；导电支柱，与互连件、第一和第二半导体管芯或组件中的至少一个电通信；以及导电部件，与导电支柱沿着堆叠方向延伸并且延伸穿过绝缘层，其中，导电部件包括在与堆叠方向垂直的方向上从绝缘层暴露的表面，并且导电部件配置为与地连接；EMI屏蔽罩，覆盖模制构造的外表面并且与导电部件的暴露的表面接触。本专利技术的实施例提供了一种制造半导体器件的方法，包括：提供衬底；将多个半导体管芯设置在衬底上方；在划线区域周围形成伪导电图案，由此围绕多个半导体管芯的每一个半导体管芯并且分开多个半导体管芯的每一个管芯；以及通过切割划线区域和伪导电图案的一部分进行分割以分离多个半导体管芯，由此暴露伪导电图案的导电表面。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1是根据一些实施例的抗EMI半导体器件。图1A是根据一些实施例的沿着图1中的AA'的截面图。图2是根据一些实施例的半导体器件的透视图。图2A是图2中的半导体器件的顶视图。图3A至图3E是根据一些实施例的抗EMI半导体器件中的导电部件的顶视图。图4A至图4C是根据一些实施例的抗EMI半导体器件的一部分的顶视图。图5是根据一些实施例的抗EMI半导体器件的一部分。图6是根据一些实施例的抗EMI半导体器件的一部分的顶视图。图7A至图7B是根据一些实施例的制造抗EMI半导体器件的方法的操作。图7C是根据一些实施例的抗EMI半导体器件的一部分的顶视图。图8A至图8D是根据一些实施例的制造抗EMI半导体器件的方法的操作。图9是根据一些实施例的抗EMI半导体器件的一部分的顶视图。图10A至图10D是根据一些实施例的制造抗EMI半导体器件的方法的操作。图11A至图11D是根据一些实施例的抗EMI半导体器件的一部分的顶视图。图12是根据一些实施例的抗EMI半导体器件的一部分的顶视图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。在本专利技术中，三维(3D)半导体封装件形成为具有沿着每个单独的管芯的厚度的方向堆叠的至少两个半导体管芯。可以通过使用扇入或扇出晶圆级封装技术来形成3D半导体封装件。导电结构设置在堆叠的管芯之间。对于提供用于3D半导体封装件中的任何管芯的电通信的导电结构，在本专利技术中将其称为“有源再分布层”(有源RDL)。然而，对于在堆叠的管芯之间不提供内部通信或在3D半导体封装件与其他外部器件之间不提供相互通信的半导体结构，在本专利技术中将其称为“伪再分布层”(伪RDL)。采用诸如模塑料(molding)的绝缘材料来围绕堆叠的管芯和导电结构，以形成集成3D半导体封装件。在一些实施例中，绝缘材料至少具有三层，其中每一层都可以由不同的绝缘材料形成。三层中的每一层都设计为基本围绕管芯或RDL。绝缘材料保护管芯或RDL免于不期望的电接触或外部污染。可以在显微镜下观察到不同的绝缘层之间的界面具有应变的截面图。在本专利技术中，导电部件设置在绝缘材料中并且向上延伸确定的高度。绝缘材料至少延伸穿过一个绝缘层。在一些实施例中，确定的高度至少等于或大于堆叠的管芯中的一个管芯的厚度。导电部件设置在3D半导体封装件的周边区域中并且配置为与3D半导体封装件的接地端连接。在一些情况下，导电结构位于绝缘材料的边缘中并且与RDL不同，导电部件位于堆叠的管芯中的一个管芯的同一层级中而不是介于堆叠的管芯之间。此外，导电部件未与3D半导体封装件中的任何管芯电连接，即，导电部件与任何堆叠的管芯之间都不存在通信。在一些实施例中，导电部件还连接至伪RDL。3D半导体封装件还包括屏蔽罩，该屏蔽罩用于保护位于屏蔽罩内的堆叠的管芯免于外部EMI(电磁干扰)的影响。屏蔽罩配置为覆盖内部模制的3D半导体构造的壳体(如果必要的化可以留出敞开的一侧)。在一些实施例中，屏蔽罩与绝缘材料的外表面接触并且还与导电部件电连接，从而使得屏蔽罩可以通过导电部件电连接至3D半导体封装件的接地端。在一些实施例中，屏蔽罩与导电部件的一部分接触。图1是抗EMI半导体器件100的实施例的爆炸图。半导体器件100是3D半导体封装件并且包括屏蔽罩105以覆盖模制构造110，该模制构造具有位于其内部的至少一个半导体管芯(未在图中示出)。屏蔽罩105可以防止或缓解外部EMI，外部EMI会给模制构造110带来噪声。模制构造110具有与屏蔽罩105的内壁基本接触的若干外表面，诸如110a、110b和110c。在一些实施例中，屏蔽罩105的形状与模制构造110的一些外表面共形。模制构造110还具有位于模制构造110的边缘处的导电部件102，其中导电部件102具有从绝缘材料104暴露的表面102a。表面102a与屏蔽罩105接触。图1A是沿着图1中的AA'的截面图。模制构造110本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体管芯；绝缘层，围绕所述半导体管芯；后钝化互连件(PPI)，位于所述绝缘层和第一半导体管芯上方；导电部件，位于所述绝缘层的边缘中并且延伸穿过所述绝缘层，其中，所述导电部件包括从所述绝缘层暴露的表面；EMI(电磁干扰)屏蔽罩，基本覆盖所述绝缘层的边缘并且与所述导电部件的暴露的表面接触。

【技术特征摘要】
2015.10.19 US 14/886,9961.一种半导体器件，包括：半导体管芯；绝缘层，围绕所述半导体管芯；后钝化互连件(PPI)，位于所述绝缘层和第一半导体管芯上方；导电部件，位于所述绝缘层的边缘中并且延伸穿过所述绝缘层，其中，所述导电部件包括从所述绝缘层暴露的表面；EMI(电磁干扰)屏蔽罩，基本覆盖所述绝缘层的边缘并且与所述导电部件的暴露的表面接触。2.根据权利要求1所述的半导体器件，其中，所述导电部件沿着与所述半导体管芯的厚度平行的方向延伸穿过所述绝缘层。3.根据权利要求2所述的半导体器件，其中，所述导电部件包括凹进部分，并且所述凹进部分从所述导电部件的暴露的表面开始并且朝向所述半导体管芯凹进。4.根据权利要求3所述的半导体器件，其中，所述凹进部分包括内表面，并且所述内表面与所述绝缘层隔离。5.根据权利要求3所述的半导体器件，其中，所述导电部件还包括连接至所述凹进部分的延伸部分，并且所述延伸部分比所述凹进部分更远离所述暴露的表面延伸。6.根据权利要求3所述的半导体器件，其中，所述导电部件还包括连接至所述凹进部分的延伸部分，并且所述延伸部分比所述凹进部分更远离所述暴露的表面延伸，所述延伸部分包...

【专利技术属性】
技术研发人员：王垂堂，陈颉彦，汤子君，余振华，杨青峰，刘明凯，王彦评，吴凯强，张守仁，林韦廷，吕俊麟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71