一种整流器及其制作方法技术

本发明专利技术公开了一种整流器及其制作方法，该整流器的制作方法包括：在外延层内形成多个第一导电类型源区，并在所述第一导电类型源区内形成沟槽；依次形成第一栅氧化层和第一掺杂多晶硅；刻蚀所述第一掺杂多晶硅，且残留所述第一掺杂多晶硅覆盖所述沟槽底部的所述第一栅氧化层；刻蚀未被所述第一掺杂多晶硅覆盖的所述第一栅氧化层以及隔离氧化层，且残留所述第一栅氧化层覆盖所述沟槽底部以及所述沟槽底部与所述沟槽侧壁的拐角处；依次形成覆盖所述沟槽侧壁的第二栅氧化层以及填充所述沟槽的第二掺杂多晶硅；其中，所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度。本发明专利技术在不增大正向导通压降的同时，使得整流器底部与侧壁之间拐角处的栅氧化层的耐压能力增强。

【技术实现步骤摘要】
一种整流器及其制作方法
本专利技术实施例涉及半导体器件领域，尤其涉及一种整流器及其制作方法。
技术介绍
半导体二极管因为具有正向导通、反向阻断的特性，所以广泛应用于诸如电源、信号处理、整流器等各类电子电路中。其中，传统的整流二极管主要有PN结二极管和肖特基二极管两类。PN结二极管的稳定性较好，能工作于高电压但是PN结二极管正向压降较大，反向恢复时间较长；肖特基二极管是以贵金属(如金、银、钛等)与半导体接触，以形成异质结势垒而制成的半导体器件，其在低电压时具有绝对优势：其正向压降小，反向恢复时间短，在高速领域具有广泛的应用，但是肖特基二极管存在反向泄漏电流大且制造成本高的问题。示例性的，如图1所示为现有技术中半导体二极管的一种典型应用示意图，图中In和Out分别表示所述半导体二极管的输入端和输出端。图中二极管D在电路中起到输出整流作用，但其正向压降给电路带来两个缺点：1、降低了转化效率，比如在5V电源输出情况下，由于二极管的正向压降，其实际负载为5.7V，在不考虑其它损耗的情况下，其输出效率已降低了13％。2、上述转化效率的降低会导致器件发热，在应用中往往需要采用适当大尺寸封装或增加散热器来散热，从而增大了器件的体积和成本。因此，为了提高电路的整流效率，降低二极管的正向导通压降具有非常重要的意义。实际应用中，二极管除了工作在导通状态下，还常处于阻断状态。阻断状态下，特别是高温应用环境下，二极管具有反向漏电，该漏电将会增加电路损耗，降低电路转换效率，因而除了降低二极管的正向导通压降外，还希望二极管具有低的反向漏电。在很多应用中，电子电路设置有电感，电感产生的反向电压有可能会加在二极管上，导致二极管发生雪崩击穿，通常使用雪崩能量来表征器件在不失效的情况下从电感所能吸收的最大能量，该参数主要决定于器件耗散能量的结面积大小。基于上述原因，一种沟槽型低导通压降整流器应运而生，其原胞结构如图2所示，其等效电路如图3所示，它结合了MOS器件及PN结二极管的优点，是由成千上万计的相同原胞以及终端耐压环构成，具有低正向导通压降以及高阻断电压的特点。但是该结构存在一个致命的缺点：沟槽拐角处201电场集中，但由于该整流器栅极氧化层202厚度很薄(一般小于200埃)，导致拐角处栅极氧化层202容易击穿，以致器件失效。如果增加沟槽底部和沟槽侧壁淀积的栅极氧化层的厚度，会因为沟槽侧壁的栅极氧化层厚度增加，使得所述整流器的正向压降增大，从而失去低导通压降的优势。
技术实现思路
本专利技术提供一种整流器及其制作方法，以达到在不增加整流器正向导通压降的前提下，解决现有技术中整流器沟槽拐角处栅极氧化层容易被击穿的问题。第一方面，本专利技术实施例提供了一种整流器的制作方法，包括：在第一导电类型半导体衬底上依次形成外延层和隔离氧化层；在所述外延层内形成多个第一导电类型源区，并在每个所述第一导电类型源区内形成一沟槽，所述沟槽贯穿所述第一导电类型源区并延伸至所述外延层内部；依次形成第一栅氧化层和第一掺杂多晶硅，所述第一栅氧化层覆盖所述沟槽侧壁和底部，所述第一掺杂多晶硅填充所述沟槽；刻蚀所述第一掺杂多晶硅，且残留所述第一掺杂多晶硅覆盖所述沟槽底部的所述第一栅氧化层；刻蚀未被所述第一掺杂多晶硅覆盖的所述第一栅氧化层以及隔离氧化层，且残留所述第一栅氧化层覆盖所述沟槽底部以及所述沟槽底部与所述沟槽侧壁的拐角处；依次形成覆盖所述沟槽侧壁的第二栅氧化层以及填充所述沟槽的第二掺杂多晶硅；依次去除所述沟槽周围区域的所述第二掺杂多晶硅、所述第二栅氧化层，以及所述隔离氧化层；在所述外延层内的所述沟槽周围形成第二导电类型体区；在所述第二导电类型体区、所述沟槽上方形成第一电极，在所述第一导电类型半导体衬底远离所述外延层一侧形成第二电极；其中，所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度，所述第一导电类型和所述第二导电类型相反。第二方面，本专利技术实施例还提供了一种整流器，包括：第一导电类型半导体衬底；位于所述第一导电类型半导体衬底上方的外延层；所述外延层内设置有多个沟槽，所述沟槽外侧设置有第一导电类型源区以及第二导电类型体区；所述沟槽的底部以及所述沟槽底部与所述沟槽侧壁的拐角处覆盖有第一栅氧化层，所述沟槽的侧壁覆盖有第二栅氧化层；从所述沟槽的底部向上，所述沟槽内部依次填充有第一掺杂多晶硅和第二掺杂多晶硅；位于所述第二导电类型体区以及所述沟槽上方的第一电极；位于所述第一导电类型半导体衬底远离所述外延层一侧的第二电极；其中，所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度，所述第一导电类型和所述第二导电类型相反。本专利技术提供的一种整流器的制作方法通过在外延层内形成多个第一导电类型源区，并在每个所述第一导电类型源区内形成一沟槽；依次形成第一栅氧化层和第一掺杂多晶硅，所述第一栅氧化层覆盖所述沟槽侧壁和底部，所述第一掺杂多晶硅填充所述沟槽；刻蚀所述第一掺杂多晶硅，且残留所述第一掺杂多晶硅覆盖所述沟槽底部的所述第一栅氧化层；刻蚀未被所述第一掺杂多晶硅覆盖的所述第一栅氧化层，且残留所述第一栅氧化层覆盖所述沟槽底部以及所述沟槽底部与所述沟槽侧壁的拐角处；依次形成覆盖所述沟槽侧壁的第二栅氧化层以及第二掺杂多晶硅；其中，所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度，解决了现有技术中沟槽拐角处电场集中，所述沟槽内栅氧化层厚度较薄导致的拐角处栅氧化层容易被击穿导致器件失效的问题，本专利技术由于沟槽的设置降低了现有技术中整流器的正向导通压降，单位面积内的沟道密度大幅度增加，降低了芯片的面积，从而降低了成本。此外，该整流器的制作方法工艺步骤简单、成本低。附图说明图1为现有技术中半导体二极管的一种典型应用示意图；图2为现有技术中一种沟槽型低导通压降整流器原胞结构的示意图；图3为现有技术中一种沟槽型低导通压降整流器原胞结构的等效电路图；图4为本专利技术实施例提供的一种整流器的制作方法的流程图；图5-图13为本专利技术实施例提供的一种整流器的制作方法各步骤对应结构的剖面图；图14为本专利技术实施例提供的又一种整流器的制作方法的流程图；图15-图26为本专利技术实施例提供的又一种整流器的制作方法各步骤对应结构的剖面图；图27为本专利技术实施例提供的一种整流器的俯视示意图。具体实施方式下面结合附图和实施例对本专利技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部结构。图4为本专利技术实施例提供的一种整流器的制作方法的流程图。图5-图13为本专利技术实施例提供的一种整流器的制作方法各步骤对应结构的剖面图。如图4所示，本专利技术实施例提供的一种整流器的制作方法，具体包括如下操作：S410、在第一导电类型半导体衬底510上依次形成外延层520和隔离氧化层530，参见图5。可选的，隔离氧化层530的厚度可以为2000-6000埃。S420、在外延层520内形成多个第一导电类型源区540，并在每个第一导电类型源区540内形成一沟槽550，沟槽550贯穿第一导电类型源区540并延伸至外延层520内部，具体结构如图6所示。S430、依次形成第一栅氧化层560和第一掺杂多晶硅570，第一栅氧化层560覆盖沟槽本文档来自技高网...

【技术保护点】
一种整流器的制作方法，其特征在于，包括：在第一导电类型半导体衬底上依次形成外延层和隔离氧化层；在所述外延层内形成多个第一导电类型源区，并在每个所述第一导电类型源区内形成一沟槽，所述沟槽贯穿所述第一导电类型源区并延伸至所述外延层内部；依次形成第一栅氧化层和第一掺杂多晶硅，所述第一栅氧化层覆盖所述沟槽侧壁和底部，所述第一掺杂多晶硅填充所述沟槽；刻蚀所述第一掺杂多晶硅，且残留所述第一掺杂多晶硅覆盖所述沟槽底部的所述第一栅氧化层；刻蚀未被所述第一掺杂多晶硅覆盖的所述第一栅氧化层以及隔离氧化层，且残留所述第一栅氧化层覆盖所述沟槽底部以及所述沟槽底部与所述沟槽侧壁的拐角处；依次形成覆盖所述沟槽侧壁的第二栅氧化层以及填充所述沟槽的第二掺杂多晶硅；依次去除所述沟槽周围区域的所述第二掺杂多晶硅、所述第二栅氧化层，以及所述隔离氧化层；在所述外延层内的所述沟槽周围形成第二导电类型体区；在所述第二导电类型体区、所述沟槽上方形成第一电极，在所述第一导电类型半导体衬底远离所述外延层一侧形成第二电极；其中，所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度，所述第一导电类型和所述第二导电类型相反。

【技术特征摘要】
1.一种整流器的制作方法，其特征在于，包括：在第一导电类型半导体衬底上依次形成外延层和隔离氧化层；在所述外延层内形成多个第一导电类型源区，并在每个所述第一导电类型源区内形成一沟槽，所述沟槽贯穿所述第一导电类型源区并延伸至所述外延层内部；依次形成第一栅氧化层和第一掺杂多晶硅，所述第一栅氧化层覆盖所述沟槽侧壁和底部，所述第一掺杂多晶硅填充所述沟槽；刻蚀所述第一掺杂多晶硅，且残留所述第一掺杂多晶硅覆盖所述沟槽底部的所述第一栅氧化层；刻蚀未被所述第一掺杂多晶硅覆盖的所述第一栅氧化层以及隔离氧化层，且残留所述第一栅氧化层覆盖所述沟槽底部以及所述沟槽底部与所述沟槽侧壁的拐角处；依次形成覆盖所述沟槽侧壁的第二栅氧化层以及填充所述沟槽的第二掺杂多晶硅；依次去除所述沟槽周围区域的所述第二掺杂多晶硅、所述第二栅氧化层，以及所述隔离氧化层；在所述外延层内的所述沟槽周围形成第二导电类型体区；在所述第二导电类型体区、所述沟槽上方形成第一电极，在所述第一导电类型半导体衬底远离所述外延层一侧形成第二电极；其中，所述第二栅氧化层的厚度小于所述第一栅氧化层的厚度，所述第一导电类型和所述第二导电类型相反。2.根据权利要求1所述的制作方法，其特征在于，所述外延层包括第一区域和围绕所述第一区域的第二区域，所述沟槽位于所述外延层的第一区域内；在第一导电类型半导体衬底上形成所述外延层之后，形成所述隔离氧化层之前，还包括：在所述外延层的第二区域内形成至少一个第二导电类型的终端保护环。3.根据权利要求1所述的制作方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。4.根据权利要求1所述的制作方法，其特征在于，所述第一栅氧化层的厚度为500至1500埃，所述第二栅氧化层的...

【专利技术属性】
技术研发人员：周东飞，钟圣荣，
申请(专利权)人：无锡华润华晶微电子有限公司，
类型：发明
国别省市：江苏,32