一种占空比稳定电路制造技术

本发明专利技术公开了一种占空比稳定电路，包括具有两个输出端的鉴相器、启动电路、积分器和具有两个输入端压控延时链；鉴相器接收参考时钟信号CK_REF与压控延迟链的反馈信号CK_VCDL，并完成参考时钟信号CK_REF与反馈信号CK_VCDL相位差的比较；积分器用于占空比检测，并将鉴相器输出信号的占空比信息转化为电压信息；该电压信息用于控制压控延迟链的延迟时间，使压控延迟链能够实时地调整鉴相器两输入信号的相位差；启动电路使时钟稳定电路迅速进入锁定状态，缩短锁定时间。本发明专利技术通过增加启动电路和增加放电电流镜的两种方式，大大缩短了锁定时间，因此本发明专利技术更加适用于频率会发生突变或者对锁定时间有严格要求的场合。

【技术实现步骤摘要】
一种占空比稳定电路
本专利技术属于集成电路设计领域，具体的说是一种应用于高速高精度A/D转换器中的快速锁定的时钟稳定电路。
技术介绍
时钟稳定电路结构框图如图1所示，主要由时钟缓冲放大器(ClockBuffer)、占空比稳定电路(DCS)和非交叠时钟发生器(Non-overlapClockGen)三部分组成。外部输入小摆幅的差分时钟信号，正弦波或者方波均可，先经过时钟缓冲放大器，将外部输入时钟放大整形成与后级时钟电平兼容的方波时钟信号。此时的时钟信号占空比不是50％，进入占空比稳定电路后，时钟占空比调整为50％。最后时钟信号进入非交叠时钟发生器，最后产生非交叠时钟用于高速高精度ADC系统。在高速高精度A/D转换器中，系统对时钟信号的要求主要集中在时钟占空比和抖动两方面，50％的占空比和较低的抖动才能保证系统获得最佳性能。现阶段时钟占空比稳定电路的研究方向主要是时钟占空比的可调节范围，缩短锁定时间以及对时钟抖动的抑制。
技术实现思路
鉴于此，本专利技术的目的是提供一种占空比稳定电路。本专利技术的目的是通过以下技术方案实现的，一种占空比稳定电路，包括具有两个输出端的鉴相器、启动电路、积分器和具有两个输入端压控延时链；鉴相器的其中一个输出端与启动电路的输入端连接，且该输出端作为所述稳定电路的输出端，鉴相器的另一个输出端与压控延时链的其中一个输入端连接，启动电路的输出端与积分器的输入端连接，积分器的输出端与压控延时链的另一个输入端连接；鉴相器接收参考时钟信号CK_REF与压控延迟链的反馈信号CK_VCDL，并完成参考时钟信号CK_REF与反馈信号CK_VCDL相位差的比较；积分器用于占空比检测，并将鉴相器输出信号的占空比信息转化为电压信息；该电压信息用于控制压控延迟链的延迟时间，使压控延迟链能够实时地调整鉴相器两输入信号的相位差；启动电路使时钟稳定电路迅速进入锁定状态，缩短锁定时间。进一步，所述压控延迟链包括MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、电容C1和电流源，所述MOS管M1的源极接电源，MOS管M1的漏极分别与MOS管M2的漏极、MOS管M4的漏极、电容C1的一端连接，电容的另一端接地，MOS管M2的源极与MOS管M3的漏极连接，MOS管M3的源极接地，MOS管M4的源极接地，MOS管M4的栅极与MOS管M5的栅极连接，MOS管M5的源极接地，MOS管M5的漏极分别与MOS管M5的栅极、电源流的输出端连接，电流源的输出端接电源；所述MOS管M1的栅极与MOS管M2的栅极接鉴相器的输出信号，MOS管M3的栅极与积分器的输出端连接。进一步，所述鉴相器包括第一延时器1、第二延时器2、第一与非门3、第二与非门4、第三与非门5和第四与非门6，所述第一与非门的其中一个输入端与第一延时器的输入端连接，第一延时器的输出端与第一与非门的另一个输入端连接，第一与非门的输出端与第三与非门的其中一个输入端连接，第二与非门的其中一个输入端与第二延时器的输入端连接，第二延时器的输出端与第二与非门的另一个输入端连接，第二与非门的输出端与第四与非门的其中一个输入端连接，第三与非门的另一个输入端与第四与非门的输出端连接，第四与非门的另一个输入端与第三与非门的输出端连接；所述第一延时器的输入端接经过时钟缓冲器的输出时钟信号，所述第二延时器的输入端接压控延迟链的输出信号。进一步，所述启动电路包括第五与非门7、第六与非门8、非门、和U1，所述非门的输入端接参考时钟信号CK_REF，非门的输出端与U1的其中一个输入端连接，第五与非门的其中一个输入端接反馈信号CK_VCDL，第五与非门的另一个输入端接稳定电路的输出信号CK，第五与非门的输出端与U1的另一个输入端连接，U1的输出端与第六与非门的其中一个输入端连接，第六与非门的另一个输入端接输出信号C，第六与非门的输出端与积分器的输入端连接。由于采用了上述技术方案，本专利技术具有如下的优点：本专利技术较传统时钟稳定电路而言，通过增加启动电路和增加放电电流镜的两种方式，大大缩短了锁定时间，因此本专利技术更加适用于频率会发生突变或者对锁定时间有严格要求的场合。附图说明为了使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术作进一步的详细描述，其中：图1时钟稳定电路框图；图2由RS锁存器构成的鉴相器；图3输入信号延时为T/2时的鉴相器波形示意图；图4含启动电路的占空比稳定电路框图；图5改进后的压控延时链。具体实施方式以下将结合附图，对本专利技术的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本专利技术，而不是为了限制本专利技术的保护范围。占空比稳定电路的核心原理类似于延迟锁相环(DLL)，使输入时钟的一个边沿与反馈信号的边沿延迟半个周期T/2，再经过一个RS锁存器构成的鉴相器，当RS锁存器的两输入信号满足以上条件时，输出就锁定为一个周期与输入时钟相同而占空比为50％左右的时钟信号。含启动电路的时钟稳定电路如图4所示，其中在鉴相器和积分器之间加入启动电路。时钟稳定电路主要由鉴相器(PD)、启动电路、积分器(Integrator)和压控延时链(VCDL)四部分组成。鉴相器接收参考时钟信号CK_REF与压控延迟链的反馈信号CK_VCDL，并完成相位差的比较。其中，积分器主要用于占空比检测，并将鉴相器输出信号的占空比信息转化为电压信息。该电压信息用于控制压控延迟链的延迟时间，使其可以实时地调整鉴相器两输入信号的相位差，当两者边沿相差半个周期时，鉴相器输出占空比50％左右的时钟信号。在该电路中，鉴相器的输出CK也是DCS电路的输出。整个DCS电路组成一个负反馈环路，并最终将输出信号的占空比稳定在50％左右。若此时输入时钟频率改变，则DCS环路失锁，DCS环路会重新进行占空比调整，经过一定的锁定时间，继续输出50％占空比的时钟信号。本专利技术中使用了一种基于RS锁存器的鉴相器，完成对输入信号和反馈信号的相位检测，其鉴相线性范围为-π～π，该结构鉴相器对输入信号没有占空比的要求。鉴相器结构如图2所示，CLKIN为经过时钟缓冲器的输出时钟信号作鉴相器的输入信号，VCDLOUT为经过DLL环路的压控延时线后的反馈信号。其中的DelayCell为延时模块。PD1与PD2为时钟信号与反馈信号经延时模块的输出信号与自身信号经与非门的输出信号。窄脉冲产生器的原理是利用原信号与自身经过延迟单元后的信号相与非，这样会产生一个窄脉冲信号，实际上就是检测原信号的上升沿，并使该上升沿延迟一定时间，这个延迟时间就是延迟单元的总延迟。输出信号PD1为一个窄脉冲信号，它能检测CLKIN的上升沿，并将其展宽，脉冲宽度就是延时单元的总延时(这里设低电平的持续时间为脉冲宽度)。图3中当两信号PD1和PD2对应上升沿或下降沿延时为T/2时，鉴相器的输出信号PDOUT输出两信号的相位差，因两信号相位差为nπ(n为奇数)，则输出信号为一个占空比保持为50％的信号。当系统启动或者输入频率发生变化时，要求时钟稳定电路迅速锁定时钟频率，并输出稳定的占空比为50％的时钟信号，而启动电路的主要作用就在于迅速使电路进入锁定状态，缩短锁定时间。具体来说，启动电路在系统启动时，经过数字逻辑产生一个CMOS固定电平使积分器输出电压Vo迅速接近需要的稳定电本文档来自技高网...

【技术保护点】
一种占空比稳定电路，其特征在于：包括具有两个输出端的鉴相器、启动电路、积分器和具有两个输入端压控延时链；鉴相器的其中一个输出端与启动电路的输入端连接，且该输出端作为所述稳定电路的输出端，鉴相器的另一个输出端与压控延时链的其中一个输入端连接，启动电路的输出端与积分器的输入端连接，积分器的输出端与压控延时链的另一个输入端连接；鉴相器接收参考时钟信号CK_REF与压控延迟链的反馈信号CK_VCDL，并完成参考时钟信号CK_REF与反馈信号CK_VCDL相位差的比较；积分器用于占空比检测，并将鉴相器输出信号的占空比信息转化为电压信息；该电压信息用于控制压控延迟链的延迟时间，使压控延迟链能够实时地调整鉴相器两输入信号的相位差；启动电路使时钟稳定电路迅速进入锁定状态，缩短锁定时间。

【技术特征摘要】
1.一种占空比稳定电路，其特征在于：包括具有两个输出端的鉴相器、启动电路、积分器和具有两个输入端压控延时链；鉴相器的其中一个输出端与启动电路的输入端连接，且该输出端作为所述稳定电路的输出端，鉴相器的另一个输出端与压控延时链的其中一个输入端连接，启动电路的输出端与积分器的输入端连接，积分器的输出端与压控延时链的另一个输入端连接；鉴相器接收参考时钟信号CK_REF与压控延迟链的反馈信号CK_VCDL，并完成参考时钟信号CK_REF与反馈信号CK_VCDL相位差的比较；积分器用于占空比检测，并将鉴相器输出信号的占空比信息转化为电压信息；该电压信息用于控制压控延迟链的延迟时间，使压控延迟链能够实时地调整鉴相器两输入信号的相位差；启动电路使时钟稳定电路迅速进入锁定状态，缩短锁定时间。2.根据权利要求1所述的一种占空比稳定电路，其特征在于：所述压控延迟链包括MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、电容C1和电流源，所述MOS管M1的源极接电源，MOS管M1的漏极分别与MOS管M2的漏极、MOS管M4的漏极、电容C1的一端连接，电容的另一端接地，MOS管M2的源极与MOS管M3的漏极连接，MOS管M3的源极接地，MOS管M4的源极接地，MOS管M4的栅极与MOS管M5的栅极连接，MOS管M5的源极接地，MOS管M5的漏极分别与MOS管M5的栅极、电源流的输出端连接，电流源的输出端接电源；所述MOS管M1的栅极...

【专利技术属性】
技术研发人员：唐枋，王忠杰，叶楷，殷鹏，陈卓，李世平，舒洲，黄莎琳，李明东，夏迎军，周喜川，胡盛东，甘平，
申请(专利权)人：重庆湃芯微电子有限公司，
类型：发明
国别省市：重庆,50