集成有磁性隧道结的半导体结构及其制造方法技术

本发明专利技术的实施例提供了一种半导体结构，包括：衬底；具有位于衬底上方的栅极和至少部分地位于衬底中的掺杂区域的晶体管区域；在晶体管区域上方的第一金属层；以及位于晶体管区域和第一金属层之间的磁性隧道结(MTJ)。本发明专利技术提供了一种用于制造半导体结构的方法，包括：在衬底上方形成晶体管区域，晶体管区域包括栅极和掺杂区域；在晶体管区域上方形成磁性隧道结(MTJ)，磁性隧道结电连接至晶体管区域；在MTJ上方形成第一金属层，第一金属层电连接至MTJ和晶体管区域。本发明专利技术的实施例还提供了一种制造半导体结构的方法。

Semiconductor structure integrated with magnetic tunnel junction and method for manufacturing the same

The embodiment of the invention provides a semiconductor structure includes a substrate; a gate is disposed over a substrate and a transistor region located at least partially doped regions of the substrate; the first metal layer above the transistor region; and in the magnetic tunnel between the transistor region and a first metal layer (MTJ). The present invention provides a method for manufacturing a semiconductor structure includes forming a transistor region above the substrate, gate and transistor region comprises a doped region; forming magnetic tunnel junctions in the upper region of the transistor (MTJ), magnetic tunnel junction is electrically connected to the transistor region; a first metal layer is formed on top of the MTJ, the first metal layer is electrically connected to MTJ and a transistor region. Embodiments of the present invention also provide a method of manufacturing a semiconductor structure.

【技术实现步骤摘要】
集成有磁性隧道结的半导体结构及其制造方法
本专利技术涉及集成有磁性隧道结的半导体结构以及制造集成有磁性隧道结的半导体结构的方法。
技术介绍
随着便携式计算器件和无线通信器件使用的增长，存储器件可能需要更高的密度、更低的功耗和/或非易失性。磁性存储器件可以能够满足上述的技术要求。用于磁性存储器件的示例性数据存储机制是磁性隧道结(MTJ)的隧道磁阻(TMR)效应。例如，具有MTJ的磁性存储器件已经发展起来，使得MTJ可以具有数百至数千百分比的TMR比率。通过磁性隧道结(MTJ)形成磁阻式随机存取存储器(MRAM)单元，该单元结构是两个铁磁层被薄绝缘层分隔的结构。当电势差施加至两个铁磁层时，电流通过量子力学隧穿效应流过绝缘阻挡层。MTJ的电阻取决于两个铁磁层中的磁性元件的相对方向。在磁化方向平行(alignedinparallel)时电阻最低而在磁化方向反平行时电阻最高。相对方向的一种可以用于代表“1”而另一种用于代表“0”。通常，多层中的一层(针扎层)的磁化方向保持固定，而另一层(自由层)的磁化方向在写入操作(writeoperation)中设定。MRAM单元的状态可以通过测量磁性隧道结的电阻来查询。对于提供可靠数据存储的MRAM单元的阵列，对于阵列中的每个单元都必须实现两个可能状态之间的足够大的电阻差。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体结构，包括：衬底；晶体管区域，包括位于所述衬底上方的栅极以及至少部分位于所述衬底中的掺杂区域；第一金属互连件，位于所述晶体管区域的上方；以及磁性隧道结(MTJ)，位于所述晶体管区域和所述第一金属互连件之间。根据本专利技术的另一方面，提供了一种半导体结构，包括：衬底；晶体管区域，包括位于所述衬底上方的栅极和至少部分位于所述衬底中的掺杂区域；以及第一金属互连件，位于所述晶体管区域的上方；其中，在所述衬底上方的第一区域包括位于所述晶体管区域与所述第一金属互连件之间的第一磁性隧道结(MTJ)；以及在所述衬底上方的第二区域不与所述第一区域重叠，所述第二区域包括位于所述晶体管区域与所述第一金属互连件之间的第二MTJ。根据本专利技术的又一方面，提供了一种制造半导体结构的方法，包括：在衬底上方形成晶体管区域，所述晶体管区域包括栅极和掺杂区域；在所述晶体管区域上方形成磁性隧道结(MTJ)，所述磁性隧道结(MTJ)电连接至所述晶体管区域；以及在所述MTJ上方形成第一金属互连件，所述第一金属互连件电连接至所述MTJ和所述晶体管区域。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。图1示出了根据本专利技术的一些实施例的集成有MTJ的半导体结构的读窗(readwindow)的示意图。图2是根据本专利技术的一些实施例的集成有MTJ的半导体结构的截面图。图3是根据本专利技术的一些实施例的集成有MTJ的半导体结构的截面图。图4是根据本专利技术的一些实施例的集成有MTJ的半导体结构的一层的顶视图。图5是示出了根据本专利技术的一些实施例的构成MTJ的各层的示意图。图6是示出的根据本专利技术的一些实施例的构成MTJ的层的示意图。图7是根据本专利技术的一些实施例在第一区域和第二区域集成有MTJ的半导体结构的截面图。图8是根据本专利技术的一些实施例的在第一区域集成有MTJ的半导体结构的截面图。图9是根据本专利技术的一些实施例的在第一区域和第二区域中集成有MTJ的半导体结构的截面图。图10是根据本专利技术的一些实施例的集成有MTJ的半导体结构的一层的顶视图。图11至图26示出了根据本专利技术的一些实施例的形成在第一区域和第二区域中集成有MTJ的半导体结构的局部截面图。具体实施方式旨在结合附图来阅读对说明性实施例的这种描述，附图被认为是整个撰写的说明书的部分。在本文公开的实施例的描述中，对方向或方位的任何参考仅仅旨在便于描述并且不旨在以任何方式限制本专利技术的范围。诸如“下方”、“上方”、“水平”、“垂直”、“在...之上”、“在...之下”、“向上”、“向下”、“顶部”、“底部”等的空间相对位置的术语及其派生词(例如，“水平地”、“向下地”、“向上地”等)应当被解释为代表在论述的附图中当时描述和示出的方位。这些空间相对位置术语仅仅是为了便于描述和并不需要装置在特定方位上构建或操作。诸如“附接”“附属”“连接”和“互连”是指其中结构直接地或这通过中间结构固定或附接至另一个结构的关系，以及均可移动或刚性附接或关系，除非另有其他描述。此外，通过参考优选的实施例来示出本专利技术的特征和益处。因此，本专利技术不应在表述上限制于这些优选的实施例，其中，这些优选的实施例示出可能单独地存在的部件的非限制性组合或部件的其他组合；本专利技术的范围通过所附权利要求进行限定。在附图中，相同的参考标号用于代表全部附图中相同或类似的元件，并且示出和描述了本专利技术的示例性实施例。这些图不必按比例绘制，并且在一些情况下，仅出于说明的目的，附图在某些地方已被放大和/或简化。基于本专利技术的以下示例性实施例，本领域普通技术人员可以认识到本专利技术的许多可能的应用和变形。通过获得相对于电阻水平的更窄的器件计数峰值的半峰全宽(FWHM)来实现放大MRAM单元中的读窗。参考图1，图1是示出了根据本专利技术的一些实施例的集成有MTJ的半导体结构的读窗(readwindow)的示图。图1的上部示图和下部示图示出的X轴为电阻而Y轴为测试器件的计数。图1的上部示图示出了理想情况，其中，仅考虑了器件信号，并且在高斯峰1和高斯峰2上都实现了窄的FWHM。在一些实施例中，高斯峰1指“低”逻辑级(Rlow)，而高斯峰2指“高”逻辑级(Rhigh)。相似地，图1的下部示图示出的真实情况，其中，不仅考虑器件信号而且也考虑来自布线(routing)金属的信号的总和，并且在高斯峰1'和高斯峰2'均实现了加宽的FWHM。在一些实施例中，高斯峰1指“低”逻辑级(Rlow)，而高斯峰2指“高”逻辑级(Rhigh)。此处提及的读窗是在“低”逻辑级(Rlow)和“高”逻辑级(Rhigh)之间任意选择的具体电阻范围。对比图1的上部示图和下部示图的读窗，上部示图的读窗Wr1基本上宽于下部示图的读窗Wr2。在一些实施例中，图1的下部示图来源于真实的半导体器件，其中，MRAM单元设置在两个连续的金属层Mx和Mx+1之间。在一些实施例中，MRAM单元形成在第四金属层M4之后和第五金属层M5之前。此处涉及的金属层可针对介电材料内的水平金属连接件，与垂直金属连接件或所谓的“通孔(via)”完全不同。在这样的条件下，MRAM单元的信号不可避免地包括来自之前的金属互连件M1、M2、M3的所有信息，金属互连件M1、M2、M3包括在不同水平面的金属线和连接上述金属线的所有通孔。来自上述之前的金属各层、MRAM单元以及下方的晶体管的信息因器件的不同而不同。例如，工艺偏差可使得不同的金属层或通孔的长度或厚度形成有限的分布。换句话说，在经历了相同的制造操作下，器件A和器件B可能会表现出不同的“低”逻辑电平(Rlow)和不同的“高”逻辑电平(Rhigh)。当将制造的所有器件考虑进去时，如图1的下部示本文档来自技高网...

【技术保护点】
一种半导体结构，包括：衬底；晶体管区域，包括位于所述衬底上方的栅极以及至少部分位于所述衬底中的掺杂区域；第一金属互连件，位于所述晶体管区域的上方；以及磁性隧道结(MTJ)，位于所述晶体管区域和所述第一金属互连件之间。

【技术特征摘要】
2015.09.30 US 14/871,6851.一种半导体结构，包括：衬底；晶体管区域，包括位于所述衬底上方的栅极以及至少部分位于所述衬底中的掺杂区域；第一金属互连件，位于所述晶体管区域的上方；以及磁性隧道结(MTJ)，位于所述晶体管区域和所述第一金属互连件之间。2.根据权利要求1所述的半导体结构，还包括：所述磁性隧道结的上部电极和下部电极，所述上部电极在所述第一金属互连件的下方。3.根据权利要求2所述的半导体结构，其中，所述下部电极电连接至所述掺杂区域。4.根据权利要求3所述的半导体结构，其中，所述掺杂区域是源极或漏极。5.根据权利要求2所述的半导体结构，其中，所述下部电极电连接至所述栅极。6.一种半导体结构，包括：衬底；晶体管区域，包括位于所述衬底上方的栅极和至少部分位于所述衬底中的掺杂区域；以及第一金属互连件，位于所述晶体管区域的上方；其中，在所述衬底上方的第一区域包括位于所述晶体管区域与所...

【专利技术属性】
技术研发人员：亚历克斯·卡尔尼茨基，庄学理，黄胜煌，江典蔚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71