一种基于FPGA的千兆TTE端系统控制器技术方案

本发明专利技术公开了一种基于FPGA的千兆TTE端系统控制器，包含主处理器、FPGA电路、电源电路和千兆PHY电路，主处理器将TT数据、RC数据、BE数据输入FPGA电路；FPGA电路按照优先级对TT、RC、BE进行协议处理，在同步时钟计时到TT时间片的起始时刻点时读取TT帧调度发送；在同步时钟计时到RT时间片时读取RC帧、BE帧调度发送；所述千兆PHY电路用于实现了物理层功能。本发明专利技术实现了具有故障容忍的网络时钟同步基础上建立的时间触发传输机制，可在一定程度上提高数据通信的时间确定性、实时性、可靠性和安全性，同时支持事件类型消息传输，满足不同实时性要求等级的应用场合。

A Gigabit TTE end system controller based on FPGA

The invention discloses a Gigabit TTE end system controller based on FPGA, including the main processor, FPGA circuit, power supply circuit and Gigabit PHY circuit, the main processor TT data, RC data, BE data input FPGA circuit; the FPGA circuit according to the priority of TT, RC, BE protocol processing in synchronous clock timing the starting time of TT time point when reading the TT frame transmission scheduling; in the synchronous clock timing to RT time when reading the RC frame and BE frame scheduling transmission; the Gigabit PHY circuit for the realization of the physical layer function. The invention realizes with the establishment of fault tolerant network clock synchronization based on time triggered transmission mechanism, can improve the time uncertainty, real-time, reliability and security of data communication in a certain extent, also support the type of event message transmission, to meet the different requirements of real-time application level.

【技术实现步骤摘要】
一种基于FPGA的千兆TTE端系统控制器
本专利技术属于航空电子系统中的机载总线通信
，特别涉及时间触发通信架构下以太网的高实时性和高确定性通信的设计方法。
技术介绍
现有主流的航空机载总线网络，由于采用基于事件触发通信机制，网络的端系统随时接入通信，有消息即可发送，不可避免的造成传输竞争，给端到端数据流传输带来不可控的延时和抖动，无法满足新型的航空电子系统对不同时间关键性和安全性相关的分布式通信应用的需求。时间触发以太网(TTE)属于时间触发架构下的新一代航空机载总线，在引入了时钟同步机制的基础上建立了全局的网络同步时钟，通过确定性的时间触发通信机制保证无竞争的TT帧通信，极大提高了网络通信的时间确定性和实时性；同时支持事件触发通信帧的传输，满足不同时间关键性等级的应用任务集成。TTE端系统控制器作为TTE网络中不可或缺的组成部分，嵌入到每个航电通信子系统中，为各通信子系统与TTE交换机之间的连接提供统一接口，实现了网络设备间的不同时间关键性的数据传输应用。当前主流的一种基于以太网的航空机载总线AFDX，正广泛应用于各机型的航电系统中，在引入了虚链路传输和BAG定时调度机制的基础，一定程度上提高网络的确定性，但该网络依然存在着不可预知的传输冲突和竞争，同时其100Mbps的传输带宽无法满足新型航电系统对机载总线带宽扩展需求。
技术实现思路
针对现有技术的不足，本专利技术的专利技术目的在于提供一种基于FPGA的千兆TTE端系统控制器，利用基于具有故障容忍的网络时钟同步基础上建立的时间触发传输机制，能够实现TT数据流在网络中无竞争的传输，可以大大提高数据通信的确定性和实时性；同时其强大的故障检测和故障容忍隔离，大大提高了网络通信的可靠性和安全性，使得该机载总线可以更好的胜任实时性要求和安全性要求苛刻的应用场合。本专利技术的专利技术目的通过以下技术方案实现：一种基于FPGA的千兆TTE端系统控制器，包含主处理器、FPGA电路、电源电路和千兆PHY电路，其特征在于所述FPGA电路包含TT帧调度信息缓冲区、RC帧调度信息缓冲区、BE帧调度信息缓冲区、MAC层调度TT帧缓冲区、MAC层调度RC帧缓冲区、MAC层调度BE帧缓冲区、协议处理软件和通信调度软件；所述主处理器将TT消息输入到TT帧调度信息缓冲区，将RC消息输入到RC帧调度信息缓冲区，将BE消息输入到BE帧调度信息缓冲区；所述协议栈软件在进入发送调度进程时，优先查询TT帧调度信息缓冲区，根据调度信息缓冲区获取的VLID参数信息索引到对应的TT帧虚拟链路缓冲区，读取该TT消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度TT帧缓冲区；如果TT帧调度信息缓冲区为空，则查询RC帧调度信息缓冲区，如果非空则根据RC帧调度信息缓冲区获取的VLID参数信息索引到对应的RC帧虚拟链路缓冲区，读取该RC消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度RC帧缓冲区；如果TT帧调度信息缓冲区和RC帧调度信息缓冲区均为空，则查询BE帧调度信息缓冲区，如果BE帧调度信息缓冲区非空，则对BE消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度BE帧缓冲区；所述通信调度软件用于在同步时钟计时到TT时间片的起始时刻点时从MAC层调度TT帧缓冲区读取TT帧调度发送；在同步时钟计时到RT时间片时从MAC层调度RC帧缓冲区读取RC帧、从MAC层调度BE帧缓冲区读取BE帧调度发送；所述千兆PHY电路用于实现了物理层功能。进一步，所述FPGA电路还包含TT帧接收信息缓冲区、RC帧接收信息缓冲区、BE帧接收信息缓冲区、TT帧UDP端口缓冲区、RC帧UDP端口缓冲区、BE帧UDP端口缓冲区；千兆PHY电路将接收到的TT帧输入TT帧接收信息缓冲区，将接收到的RC帧输入RC帧接收信息缓冲区，将接收到的BE帧输入BE帧接收信息缓冲区；所述协议栈软件在进入接收进程时，优先查询TT帧接收信息缓冲区，根据TT帧的VLID参数信息索引到对应udp端口缓冲区，读取该TT帧进行UDP和IP协议解包处理后拷贝传送到TT帧UDP端口缓冲区；如果TT接收缓冲区为空，则查询RC接收信息缓冲区，如果非空则根据RC帧的VLID参数信息索引到对应udp端口缓冲区，读取该RC帧进行UDP和IP协议解包处理后拷贝传送到RC帧UDP端口缓冲区；如果TT和RC缓冲区均为空，则查询BE帧接收信息缓冲区，如果BE帧接收信息缓冲区非空，则提取BE帧进行UDP和IP协议解包处理后，拷贝传送到BE帧UDP端口缓冲区。进一步，所述通信调度软件采用偏移式调度机制解决同步零时刻点触发的IN帧和RT消息的调度冲突，采用阻塞式调度机制解决TT消息和RT消息在RT时间片切换到TT时间片临界域的调度冲突；所述阻塞式调度机制是在TT时间片的起始时刻点前预留时间片，该预留时间片禁止RC数据的定时器计时；所述偏移式调度方式是在TT时间片的起始时刻点发现有同步协议帧发送，优先调度该同步协议帧发送，TT帧的调度时刻点偏移到同步协议帧发送完毕的空闲时刻点，从该时刻点开始使能发送功能；RC帧根据按照固定的周期定时发送，当定时器计时满则调度发送，发送成功则清除计时器，重新计时。进一步，所述FPGA电路还包含时钟同步模块，所述时钟同步模块以MAC层调度周期为通信主时间窗进行时间片划分，将时间片信息映射为以同步时钟零时刻点基准的时间片的起始时刻点和结束时刻点。进一步，所述FPGA电路还包含时钟同步模块，所述时钟同步模块采用自适应的浮动时间窗机制和漏斗机制设计实现接收帧的管理和校验，所述浮动时间窗机制为在接收时间窗口的起始时刻点为中心开辟一个浮动窗口，该浮动窗口大小为2倍网络同步精度，若TT帧的接收时刻点落在浮动窗口内则正确接收，落在时间窗口之外的TT帧将被丢弃，达到一种基于基于时间窗口防火墙的功能；所述漏斗机制为RC帧接收首先查看漏斗容量，当前漏斗容量能够容纳该RC帧则接收，否则就丢弃；无论是TT帧还是RC帧经过MAC层接收检测后将存放到各自对应的协议栈接收端的缓冲区中。本专利技术利用主流的FPGA芯片，设计和研制了具有自主知识产权的千兆TTE端系统，在深入研究SAEAS6802协议标准的基础上设计TTE端系统的网络时钟同步，设计了非中断机制下的基于数据流优先级调度处理的协议栈软件、设计具有三种协议接入方式的通信驱动软件和设计一种基于融合偏移式调度和阻塞式混合调度机制。本专利技术研制的端系统成功接入TTE网络，实现建立和维护TTE网络的高精度的时钟同步，为用户提供高实时性、无竞争的时间触发通信机制，保证了用户间的高可靠性、高安全性的数据交互。附图说明图1为实施例一种基于FPGA的千兆TTE端系统控制器的结构示意图；图2为实施例中FPGA电路的结构示意图；图3为实施例中协议软件的三种协议层次的接入通信方式示意图；图4为实施例中通信调度软件的调度示意图。具体实施方式下面结合附图和实施例对本专利技术作进一步的详细说明。如图1所示，本实施例一种基于FPGA的千兆TTE端系统控制器主要包含主处理器、FPGA电路、电源电路和千兆PHY电路组成。主处理器模块运行在ARINC653分区操作系统下，主要为TTE端系统驱动软件提供硬件运行平台；FPGA电路中设计实现了端系统的时钟同步、协议栈软件和通信调本文档来自技高网...

【技术保护点】
一种基于FPGA的千兆TTE端系统控制器，包含主处理器、FPGA电路、和千兆PHY电路，其特征在于所述FPGA电路包含TT帧调度信息缓冲区、RC帧调度信息缓冲区、BE帧调度信息缓冲区、MAC层调度TT帧缓冲区、MAC层调度RC帧缓冲区、MAC层调度BE帧缓冲区、协议处理软件和通信调度软件；所述主处理器将TT消息输入到TT帧调度信息缓冲区，将RC消息输入到RC帧调度信息缓冲区，将BE消息输入到BE帧调度信息缓冲区；所述协议栈软件在进入发送调度进程时，优先查询TT帧调度信息缓冲区，根据调度信息缓冲区获取的VLID参数信息索引到对应的TT帧虚拟链路缓冲区，读取该TT消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度TT帧缓冲区；如果TT帧调度信息缓冲区为空，则查询RC帧调度信息缓冲区，如果非空则根据RC帧调度信息缓冲区获取的VLID参数信息索引到对应的RC帧虚拟链路缓冲区，读取该RC消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度RC帧缓冲区；如果TT帧调度信息缓冲区和RC帧调度信息缓冲区均为空，则查询BE帧调度信息缓冲区，如果BE帧调度信息缓冲区非空，则对BE消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度BE帧缓冲区；所述通信调度软件用于在同步时钟计时到TT时间片的起始时刻点时从MAC层调度TT帧缓冲区读取TT帧调度发送；在同步时钟计时到RT时间片时从MAC层调度RC帧缓冲区读取RC帧、从MAC层调度BE帧缓冲区读取BE帧调度发送；所述千兆PHY电路用于实现物理层功能。...

【技术特征摘要】
1.一种基于FPGA的千兆TTE端系统控制器，包含主处理器、FPGA电路、和千兆PHY电路，其特征在于所述FPGA电路包含TT帧调度信息缓冲区、RC帧调度信息缓冲区、BE帧调度信息缓冲区、MAC层调度TT帧缓冲区、MAC层调度RC帧缓冲区、MAC层调度BE帧缓冲区、协议处理软件和通信调度软件；所述主处理器将TT消息输入到TT帧调度信息缓冲区，将RC消息输入到RC帧调度信息缓冲区，将BE消息输入到BE帧调度信息缓冲区；所述协议栈软件在进入发送调度进程时，优先查询TT帧调度信息缓冲区，根据调度信息缓冲区获取的VLID参数信息索引到对应的TT帧虚拟链路缓冲区，读取该TT消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度TT帧缓冲区；如果TT帧调度信息缓冲区为空，则查询RC帧调度信息缓冲区，如果非空则根据RC帧调度信息缓冲区获取的VLID参数信息索引到对应的RC帧虚拟链路缓冲区，读取该RC消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度RC帧缓冲区；如果TT帧调度信息缓冲区和RC帧调度信息缓冲区均为空，则查询BE帧调度信息缓冲区，如果BE帧调度信息缓冲区非空，则对BE消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度BE帧缓冲区；所述通信调度软件用于在同步时钟计时到TT时间片的起始时刻点时从MAC层调度TT帧缓冲区读取TT帧调度发送；在同步时钟计时到RT时间片时从MAC层调度RC帧缓冲区读取RC帧、从MAC层调度BE帧缓冲区读取BE帧调度发送；所述千兆PHY电路用于实现物理层功能。2.根据权利要求1所述的一种基于FPGA的千兆TTE端系统控制器，其特征在于所述FPGA电路还包含TT帧接收信息缓冲区、RC帧接收信息缓冲区、BE帧接收信息缓冲区、TT帧UDP端口缓冲区、RC帧UDP端口缓冲区、BE帧UDP端口缓冲区；千兆PHY电路将接收到的TT帧输入TT帧接收信息缓冲区，将接收到的RC帧输入RC帧接收信息缓冲区，将接收到的BE帧输入BE帧接收信息缓冲区；所述协议栈软件在进入接收进程时，优先查询TT帧接收信息缓冲区，根据TT帧的VLID参数信息索引到对应UDP端口缓冲区，读取该TT帧进行UDP和IP协议解包处理...

【专利技术属性】
技术研发人员：罗泽雄，
申请(专利权)人：中国航空无线电电子研究所，
类型：发明
国别省市：上海,31