半导体装置制造方法及图纸

本公开涉及一种半导体装置。本发明专利技术提供了一种实现功耗增大的抑制的半导体装置。一种半导体装置具有信号线、接收缓冲电路以及延迟元件，接收缓冲电路耦合到信号线的端部并且从信号线被供给信号，延迟元件线或耦合到信号线的端部并且使信号的波形在信号线的端部处成形。

Semiconductor device

The present disclosure relates to a semiconductor device. The present invention provides a semiconductor device for suppressing an increase in power consumption. A semiconductor device having a signal line, the receiving buffer circuit and a delay element, the end of the receiving buffer circuit is coupled to the signal line and the signal line is supplied from the signal line or end of the delay element is coupled to the signal line and the signal waveform at the end of the signal line shape.

【技术实现步骤摘要】
半导体装置相关申请的交叉引用2016年2月19日提交的日本专利申请No.2016-030127和2015年11月13日提交的日本专利申请No.2015-223002的公开内容(包括说明书、附图和摘要)整个地通过引用并入本文。
本专利技术涉及半导体装置，并且涉及例如具有发送高速信号的信号线的半导体装置，以及具有安装在印刷基板上面的多个半导体芯片并且经由印刷基板的信号线在半导体芯片之间发送高速信号的半导体装置。
技术介绍
能够发送或接收高速信号(例如，其传送速度为25Gbps或更高的信号)的半导体装置是需要的。例如，在半导体装置之间发送/接收信号的情况下，通过使用能够减小由接收的信号之间的时序偏差引起的影响、而且还能够抑制终端数量增加的串行通信系统来发送/接收信号。在这种情况下，例如，半导体装置设有所谓的SerDes(串行器-串并行转换器)电路。通过半导体装置中的处理形成的并行信号被SerDes电路转换为25Gbps或更高的高速信号(串行信号)，并且该高速信号从半导体装置被发送。半导体装置接收的25Gbps或更高的高速信号被SerDes电路转换为例如并行信号，并且在半导体装置中执行对通过该转换获得的并行信号的处理。如上所述的半导体装置被用于例如网络控制。在使用半导体装置进行网络控制的情况下，具有SerDes电路的半导体装置和作为易失性存储器的组件的半导体装置被安装在中介层上，该中介层安装在印刷基板上。具有SerDes电路的半导体装置经由形成在印刷基板中的信号线发送/接收25Gbps或更高的高速信号。例如，具有SerDes电路的半导体装置基于接收的高速信号来控制作为易失性存储器的组件的半导体装置，写入数据，将从作为易失性存储器的组件的半导体装置读取的数据转换为高速信号(串行信号)，并且经由印刷基板中的信号线将高速信号发送到另一个半导体装置和/或电子装置。因为高速信号是经由信号线发送/接收的，所以在信号波形中出现失真。为了使失真的波形成形，使用例如由无源元件形成的模拟滤波器电路。近年来，为了改善接收性能，代替模拟滤波器电路，使用由有源元件(诸如晶体管)形成的数字滤波器电路。专利文献1描述了与数字滤波器电路相关的技术。专利文献2描述了与信号线相关的技术。相关技术文献专利文献专利文献1：日本未审查专利申请公开No.Hei2(1990)-72711专利文献2：日本未审查专利申请公开No.2004-297411
技术实现思路
通过代替模拟滤波器电路而使用数字滤波器电路，接收性能可以得到很大改善。然而，当信号的发送速度提高到32Gbps和54Gbps时，相应地，数字滤波器电路必须被以32GHz和54GHz的时钟频率操作。设计以高时钟频率操作的数字滤波器电路的难度水平变高。不仅是设计的难度水平，而且也发生了由于高速操作而导致的功耗增加的问题。专利文献1公开了与数字滤波器电路相关的技术。假定专利文献1中描述的数字滤波器电路由有源元件形成。因此，在对高速信号进行处理的情况下，数字滤波器电路的功耗增加。专利文献2公开了与信号线相关的技术。然而，并没有描述使由于在信号线中的传播而发生的波形劣化成形的技术。从说明书和附图的描述，其它的问题和新颖的特征将变得清楚。为了便于问题的理解，首先，将描述本专利技术的专利技术人检查的在本专利技术之前的技术。专利技术人的检查图21A和21B是说明本专利技术的专利技术人检查的在本专利技术之前的技术的解释性示图。图21A说明了信号线2100、发送缓冲电路2101、数字滤波器电路2102以及接收缓冲电路2103。信号从发送缓冲电路2101被串行地供给信号线2100。来自发送缓冲电路2101的信号经由信号线2100被供给(被发送)到数字滤波器电路2102，并且来自数字滤波器电路2102的输出被供给接收缓冲电路2103。数字滤波器电路2102和接收缓冲电路2103包括在为第一半导体装置提供的并且由多个有源元件构成的SerDes电路中。发送缓冲电路2101包括在为第二半导体装置提供的并且由多个有源元件构成的SerDes电路中。有源元件的例子是晶体管。信号线2100由形成在印刷基板上的信号线构造，在该印刷基板上安装有第一半导体装置和第二半导体装置。就该构造而言，由第二半导体装置产生的信号被从发送缓冲电路2101输出到信号线2100，来自信号线2100的信号经由第一半导体装置中的数字滤波器电路2102被供给接收缓冲电路2103，并且从接收缓冲电路2103输出的信号在第一半导体装置中被处理。因为在信号线2100中存在损耗，所以当信号在信号线2100中发送时，在该信号的波形(信号波形)中发生退化。在图21A中，2104指示从发送缓冲电路2101输出到信号线2100的发送波形。在图21A中，2105指示从信号线2100输入到数字滤波器电路2102的滤波器输入波形，并且2106指示从数字滤波器电路2102输出的滤波器输出波形。为了解释，图21A说明了其电压在脉冲状态时改变的脉冲信号被作为发送波形2104输出的情况。在图21A中，发送波形2104、滤波器输入波形2105和滤波器输出波形2106中的每个的水平轴指示时间，而垂直轴指示电压。当其电压在脉冲状态时改变的发送波形2104被输入到信号线2100的端部中的一个时，由于信号线2100中的损耗，在从信号线2100的另一个端部输出的滤波器输入波形中发生退化。在图21A所示的例子中，发送波形2104具有脉冲态波形，而另一方面，滤波器输入波形2105是陡峭地上升、其后逐渐下降的电压波形。通过适当地设置数字滤波器电路2102的特性，可以使信号线2100中的信号波形的变化均衡，并且可以将恢复的(成形的)信号波形作为滤波器输出波形2106而从数字滤波器电路2102输出。通过以上操作，可以使滤波器输出波形2106成为近似发送波形2104的波形。从均衡化的角度来讲，数字滤波器电路2102可以认为是均衡器。图21B是说明数字滤波器电路2102的构造的框图。数字滤波器电路2102具有加法电路SM1和SM2、乘法电路MM1至MMn以及延迟电路DL1至DLn。加法电路SM1和SM2、乘法电路MM1至MMn以及延迟电路DL1至DLn由有源元件(诸如晶体管)构成。加法电路SM1执行滤波器输入波形2105和加法电路SM2的输出之间的减法，将该减法的结果作为滤波器输出波形2106输出，并且将它供给延迟电路DL1。延迟电路DL1至DLn串联耦合，并且每个延迟电路延迟预定时间(延迟时间)，并且其后，将延迟的信号供给下一级中的延迟电路。延迟电路DL1至DLn的输出分别被供给对应的乘法电路MM1至MMn。乘法电路MM1至MMn执行对应系数a1至aN和对应延迟电路DL1至DLn之间的乘法，并且将加法结果供给加法电路SM2。加法电路SM2将乘法电路MM1至MMn的输出相加，并且将加法结果供给加法电路SM1。延迟电路DL1至DLn中的每个中的延迟时间对应于一个数据宽度间隔的时间(UT延迟)。另一方面，从发送缓冲电路2101输出到信号线2100的信号的周期根据被发送的信号的发送速度而改变。一个数据宽度间隔的时间与信号的发送速度的周期成比例。因此，过去输出的滤波器输出波形2106的电压与系数a1至aN相乘，并且从滤波器输入波形2105减去该结本文档来自技高网...

【技术保护点】
一种半导体装置，包括：信号线；第一电路，所述第一电路耦合到所述信号线的端部，并且信号从所述信号线供给所述第一电路/从所述第一电路供给所述信号线；以及延迟元件，所述延迟元件线或耦合到所述信号线的端部，并且使所述信号线的所述端部处的信号的波形成形。

【技术特征摘要】
2015.11.13 JP 2015-223002;2016.02.19 JP 2016-030121.一种半导体装置，包括：信号线；第一电路，所述第一电路耦合到所述信号线的端部，并且信号从所述信号线供给所述第一电路/从所述第一电路供给所述信号线；以及延迟元件，所述延迟元件线或耦合到所述信号线的端部，并且使所述信号线的所述端部处的信号的波形成形。2.根据权利要求1所述的半导体装置，其中，所述延迟元件具有延迟线，所述延迟线具有线或耦合到所述信号线的端部的一个端部以及耦合到预定电压的另一个端部，并且其中，所述信号线的端部处的信号的波形被与输入到所述一个端部的信号对应的输出信号成形。3.根据权利要求2所述的半导体装置，其中，所述延迟线被设置为使得输入到所述一个端部的信号与从所述一个端部输出的输出信号之间的信号延迟变为所述信号的一个数据宽度间隔的整数时间的一部分。4.根据权利要求3所述的半导体装置，还包括将信号供给所述信号线的第二电路，其中，来自所述信号线的所述信号被供给所述第一电路。5.根据权利要求3所述的半导体装置，还包括经由所述信号线被供给信号的第二电路，其中，所述第一电路将所述信号供给所述信号线的端部，并且其中，所述延迟线通过所述输出信号调整所述端部处的信号，从而将成形的信号供给所述第二电路。6.根据权利要求1所述的半导体装置，其中，所述信号线具有发送互补地改变的差分信号的第一信号线和第二信号线，其中，所述第一电路具有耦合到所述第一信号线和所述第二信号线的差分电路，并且其中，所述延迟元件具有线或耦合到所述第一信号线的端部的一个端部以及线或耦合到所述第二信号线的端部的另一个端部。7.一种半导体装置，包括：半导体芯片，所述半导体芯片具有主表面，在所述主表面上面形成有电极；以及中介层，所述中介层具有第一主表面和与所述第一主表面相对的第二主表面，在所述第一主表面上面形成有第一电极，在所述第二主表面上面形成有电耦合到所述第一电极的第二电极，并且所述中介层被安装为使得所述半导体芯片的主表面面对所述第一主表面，以使得所述半导体芯片的电极耦合到所述第一电极，其中，当信号在所述第二电极和所述电极之间发送时，所述信号被第一布线图案成形，所述第一布线图案具有耦合到所述电极的一个端部以及被供给预定电压的另一个端部。8.根据权利要求7所述的半导体装置，还包括第二布线图案，所述第二布线图案被供给所述预定电压，并且耦合到所述第一布线图案的所述另一个端部，其中，所述第二布线图案具有与所述第一布线图案相对的区域。9.根据权利要求8所述的半导体装置，其中，所述第一布线图案形成在所述半导体芯片的主表面上面。10.根据权利要求9所述的半导体装置，其中，所述中介层具有将所述第一电极和所述第二电极电耦合的第三布线图案，并且其中，所述第一布线图案的电阻率小于所述第三布线图案的电阻率。11.根据权利要求9所述的半导体装置，其中，所述半导体芯片具有耦合到所述第一布线图案的等效二极管元件。12.根据权利要求7所述的半导体装置，其中，所述第一布线图案具有第四布线图案，所述第四布线图案安置在所述中介层的第一主表面和所述中介层的第二主表面之间。13.根据权利要求12所述的半导体装置，其中，所述中介层具有第五布线图案，所述第五布线图案安置在所述第一主表面和所述第二主表面之间，并且所述第五布线图案的线宽比所述第四布线图案的线宽宽，并且其中，所述第一电极和所述第二电极经由所述第五布线图案电耦合。14.根据权利要求13所述的半导体装置，其中，所述中介层具有第六布线图案，所述第六布线图案...

【专利技术属性】
技术研发人员：及川隆一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP