一种适用于存储器的高性能读出放大器技术制造技术

本发明专利技术阐述了一种适用于存储器的高性能读出放大器技术，所采取的技术方案是，在常规的读出放大器的原理之上，加入一些辅助的电路，使得该发明专利技术具有如下几点显著的优点：一、减小了钟控电路的时钟馈通噪声；二、去除一般的设计中读出放大器具有记忆功能的缺陷；三、有效的减小了读出放大器的功耗；四、增大了读出放大器的输入摆幅，使用的范围得以扩大。观察摘要附图中的通用的存储器读出放大器，对于该电路存在的若干问题包括：时钟馈通噪声、记忆功能、及明显的电位竞争电流。本发明专利技术的有益效果为，提出了一种高性能、低功耗、宽摆幅的存储器读出放大器的技术方案。

A high performance sense amplifier for storage

The invention relates to a high performance readout amplifier technology is suitable for storage, which adopts the technical proposal that, on the principle of the conventional sense amplifier, adding some auxiliary circuit, the invention has the following advantages: first, to reduce the clock control circuit clock feedthrough noise; two. The removal of defects in the design of general sense amplifier with memory function; three, effectively reduces the power consumption of the sense amplifier; four, increase the sense amplifier input swing, to expand the scope of use. A general memory readout amplifier in the summary diagram is presented. The problems in the circuit include clock feedthrough noise, memory function, and apparent potential competition current. The invention has the advantages of providing a high performance, low power consumption and wide swing memory read-out amplifier technical scheme.

【技术实现步骤摘要】
一种适用于存储器的高性能读出放大器技术
本专利技术设计一种存储器设计中通用的读出放大器设计。从解决电路噪声、功耗等固有缺陷方面出发提出了一种高性能、低功耗、宽摆幅的存储器读出放大器的设计方案。
技术介绍
这里以RAM(RandomAccessMemory)存储器来说。行线和列线的交叉点就是一个存储单元，存储整列的外围就是行列逻辑电路，根据对行线、列线的地址进行锁存，解码，然后用读出放大器放大并读出数据。由于阵列比较庞大，存储整列的行线和列线周期性的带有容性单元负载，对某一特定节点数据的读出与读入产生影响，因此设计高性能的读出放大器就显得尤为重要。存储器读出放大器的原理就是利用差分放大器来识别，两个输入端口的微小电压差，来判别存储器的逻辑电位。一般的存储器读出放大器存在以下几个问题：一、回扫噪声和时钟馈通效应在说明书附图的图2中，时钟信号与感测电路或比较电路的输入端之间存在直接的电容通路，就会出现回扫噪声和时钟馈通效应二、较高的功耗存储器芯片上可能存在上千个放大器同时工作，所以降低这些读出放大器的功耗尤为重要，在说明书附图的图1中所示的一般的读出放大器，由于输入信号动态的驱动着P1、P2的栅，有可能P1、P2会往输入端注入明显的电流。三、放大器存在记忆功能在说明书附图的图1中所示的一般的读出放大器，OUT+、OUT-在时钟到来之前不是出于已知的状态，而是由它上次所存储的结果来决定(具有记忆功能)，这会对存储单元电位逻辑的判断造成影响，所以应该消除这种记忆。四、增大输入摆幅及灵敏度为降低功耗，需要在较小的输入范围内产生非平衡信号。同时为了增加灵敏度，需要增加输入管的放大倍数，但这又不利于低功耗。所以低功耗和高灵敏度之间也存在问题。
技术实现思路
为了克服上述现有技术的不足，本专利技术提出了一种适用于存储器的高性能读出放大器技术。本专利技术所采取的技术方案包括：一、减小了钟控电路的时钟馈通噪声；二、去除一般的设计中读出放大器具有记忆功能的缺陷；三、有效的减小了读出放大器的功耗；四、增大了读出放大器的输入摆幅，使用的范围得以扩大。附图说明图1为本专利技术的一种钟控读出放大器原理图。图2为本专利技术的一种钟控馈通效应读出放大器原理图。图3为本专利技术的一种抑制记忆功能的读出放大器原理图。图4为本专利技术的一种宽输入范围低功耗的读出放大器原理图。图5为本专利技术的一种高性能钟控读出放大器原理图。具体实施方式下面结合附图和实例对本专利技术进行详细描述。图1所示为本专利技术一种实施方式的钟控读出放大器原理图。当时钟信号为低电平，PS1、PS2导通、NS3截止，在不关断PS1、PS2的情况下输入信号不能低于VTH(体效应的影响)。假设输入信号保持大于VTH，则P1、N1/P2、N2的漏端被充至IN+/IN-，造成两端电压不平衡。当时钟信号为高电平时，根据输入状态的不同，两个电压之间的不平衡使得电路锁存住高电平或低电平信号。当时钟信号为低电平时，电路的输出是一个无效的逻辑电平，但是从理论上来讲，输出信号应该跟输入信号保持一致。对于该电路的若干问题包括：回扫噪声、记忆功能、明显的竞争电流。图2所示为本专利技术一种实施方式的馈通效应原理图。如图所示，在对放大器工作进行仿真时，很重要的一点是使用非理想电源(电源内阻有限)来确定馈通噪声和回扫噪声的大小。这个噪声是读出放大器很重要的指标之一。如果回扫噪声太大，它就会影响感测操作的进行，例如，当直接相邻的256个读出放大器，在同一时刻受时钟信号的作用，此时就会出现问题。本专利技术通过在输出端口OUT+、OUT-介入上拉的PMOS解决了回扫噪声的问题。图3所示为本专利技术的一种抑制记忆功能的读出放大器原理图。图3显示了如何去除放大器的记忆功能。图中P1、P2、N1、N2形成一个锁存器，为了去除记忆功能，必须将读出放大器的所有节点都动态的驱动到一个确定的电压值(而不是悬空的或者动态充电的状态)。当时钟信号为低电平时，通过PS1、PS2将读出放大器的输出拉至VDD，此时NS3、NS4截止，断开了VDD和GND之间的通路(所以锁存器中没有电流)。N1、N2的栅极电压为VDD，于是它们的漏端被拉至GND。这样就保证了，在时钟信号为低电平时，电路中的所有电位，要不为VDD要不为GND的确定电位。从而消除了放大器的记忆功能。图4所示为本专利技术的一种宽输入范围低功耗的读出放大器原理图。首先增大输入范围：在基本的读出放大器原理图之上，我们添加了M1-M8这些MOS管。这样输入信号在GND到VDD范围内都可以工作。有图可见电流只能通过N1、N2的源端流出，所以产生非平衡信号时附加的那部分电路必须能够从N1、N2的源端吸收电流，正因为如此我们加入了M3、M4。接下来我们还知道输入信号高于VTHN时M1、M2能够很好地工作，产生非平衡信号。但是，当输入低于VTHN时，M1、M2截止，为了将输入信号电平转移，我们采用了M5-M8这四个MOS管。当输入信号小于VTHN时M6、M8导通，输入电压的不同会导致流过M5、M7的电流不同，电流不同又会导致M5、M7上的压降不同，然后利用这个压降产生M3、M4的非平衡信号。再次，我们加的那些MOS管似乎与降低功耗产生矛盾。即：为了降低功耗，除了电平转换时刻之外从VDD到GND之间没有直流通路。而通过M5、M6/M7、M8存在一条由VDD到GND的直流通路。为了降低功耗可以增加M5、M7的沟道长度，这样直流通路中的电流会减少。图5所示为本专利技术的一种高性能钟控读出放大器原理图。我们知道每次时钟信号变低时，读出放大器的输出端就变为高电平，为了使得输出信号只在时钟上升沿发生变化，可在输出端采用SR锁存器。由于加入了与非门，当读出放大器的输出为高电平时，在前一次感测操作(发生在时钟信号的上升沿)之后锁存器的输出不会发生改变。本文档来自技高网...

【技术保护点】
一种适用于存储器的高性能读出放大器技术，其特征包括：钟控读出放大器、消除回扫噪声和时钟馈通效应、消除放大器记忆功能、增大输入摆幅、降低功耗、提高放大器灵敏度。

【技术特征摘要】
1.一种适用于存储器的高性能读出放大器技术，其特征包括：钟控读出放大器、消除回扫...

【专利技术属性】
技术研发人员：马云利，
申请(专利权)人：马云利，
类型：发明
国别省市：四川,51