移位寄存器单元、驱动方法、栅极驱动电路和显示装置制造方法及图纸

本发明专利技术提供了一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括：上拉晶体管；存储电容；输出放噪晶体管；下拉节点控制模块，在上拉节点的控制下控制下拉节点接入第一低电平或第一高电平；上拉节点控制模块，在输入信号的控制下控制上拉节点是否接入第二高电平，并在复位信号的控制下控制上拉节点是否接入第二低电平；以及，上拉节点放噪模块，在下拉节点的控制下控制上拉节点是否接入第一低电平。本发明专利技术解决现有技术中抗干扰能力弱，输出的栅极驱动信号的毛刺多并波形不稳定的问题。

【技术实现步骤摘要】

本专利技术涉及显示
，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
技术介绍
图1给出了一种传统的4T1C移位寄存器单元的电路图。图1所示的移位寄存器单元包括第一晶体管M1、第二晶体管M2、第三晶体管M3\\第四晶体管M4和存储电容C1，其中PU标示上拉节点，Input为输入端,CLK为时钟信号输入端，Output为本级栅极驱动信号输出端,Reset为复位段，VGL为第一低电平。如图2所示，图1所示的移位寄存器单元在工作时，在第一阶段t1，Input输出高电平，CLK和Reset均输出低电平，使得M2和M4都关断，M1导通。M1导通后，PU的电位为高电平，此时M3导通；在第二阶段t2，Input输出低电平，使得M1关断，由于C1的作用，PU的电位保持高电平，M3导通，当CLK输出高电平时，Output输出高电平；第三阶段t3，Input和CLK都输出低电平，M1和M3都关断，PU的电位为低电平，M3关断，此时Reset输出高电平，M2和M4导通，Output输出低电平；在下一帧到来之前，该移位寄存器一直保持输出低电平。上述传统的4T1C移位寄存器单元电路使用频率高，导致抗干扰能力弱，毛刺多、较大，输出波形不稳定。
技术实现思路
本专利技术提供了一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中抗干扰能力弱，输出的栅极驱动信号的毛刺多并波形不稳定的问题。为了达到上述目的，本专利技术提供了一种移位寄存器单元，包括本级栅极驱动信号输出端、时钟信号输入端、用于接入输入信号的输入端和用于接入复位信号的复位端，所述移位寄存器单元还包括：上拉晶体管，栅极与上拉节点连接，第一极与时钟信号输入端连接，第二极与所述本级栅极驱动信号输出端连接；存储电容，第一端与所述上拉节点连接，第二端接入第一低电平；输出放噪晶体管，栅极与下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入所述第一低电平；下拉节点控制模块，分别与所述上拉节点和所述下拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点接入所述第一低电平或第一高电平；上拉节点控制模块，分别与所述输入端、所述复位端、所述上拉节点、第二高电平和第二低电平连接，用于在所述输入信号的控制下控制所述上拉节点是否接入所述第二高电平，并在所述复位信号的控制下控制所述上拉节点是否接入所述第二低电平；以及，上拉节点放噪模块，控制端与所述下拉节点连接，用于在所述下拉节点的控制下控制所述上拉节点是否接入所述第一低电平。实施时，在正向扫描时，所述上拉节点控制模块包括：第一晶体管，栅极与所述输入端连接，第一极接入所述第二高电平，第二极与所述上拉节点连接；以及，第二晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极接入所述第二低电平；在反向扫描时，所述上拉节点控制模块包括：第一晶体管，栅极与所述复位端连接，第一极接入所述第二低电平，第二极与所述上拉节点连接；以及，第二晶体管，栅极与所述输入端连接，第一极与所述上拉节点连接，第二极接入所述第二高电平。实施时，上拉节点放噪模块包括：上拉节点放噪晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入所述第一低电平。实施时，所述下拉节点控制模块，具体用于当所述上拉节点的电位为第二高电平时控制所述下拉节点的电位为第一低电平，当所述上拉节点的电位为第二低电平时控制所述下拉节点的电位为第一高电平。实施时，所述下拉节点控制模块包括：第三晶体管，栅极接入所述第一高电平，第一极接入所述第一高电平，第二极与所述下拉节点连接；以及，第四晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入所述第一低电平。实施时，当所述上拉晶体管、所述输出放噪晶体管、所述上拉节点放噪晶体管、所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管都为n型晶体管。本专利技术提供了一种移位寄存器的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：在每一显示周期内，在预充电阶段，输入端接入高电平，复位端接入低电平，时钟信号输入端接入低电平，上拉节点控制模块控制上拉节点接入第二高电平，对存储电容进行充电，维持所述上拉节点的电位为高电平，控制上拉晶体管导通，下拉节点控制模块控制下拉节点接入第一低电平，从而控制输出放噪晶体管关断，所述本级栅极驱动信号输出低电平；在输出阶段，所述输入端接入低电平，所述复位端接入低电平，所述时钟信号输入端接入高电平，存储电容维持所述上拉节点的电位为高电平，控制上拉晶体管保持导通，从而使得所述本级栅极驱动信号输出端输出高电平，下拉节点控制模块控制下拉节点仍然接入所述第一低电平；在复位阶段，所述输入端接入低电平，所述复位端接入高电平，所述时钟信号输入端接入低电平，上拉节点控制模块控制所述上拉节点接入第二低电平，下拉节点控制模块控制所述下拉节点接入第一高电平，上拉节点放噪模块控制所述上拉节点接入所述第一低电平，以对上拉节点进行放噪，所述输出放噪晶体管导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端接入第一低电平；在持续放噪阶段，所述输入端接入低电平，所述复位端接入低电平，所述下拉节点控制模块控制所述下拉节点接入所述第一高电平，上拉节点放噪模块控制所述上拉节点接入所述第一低电平，以对上拉节点进行放噪，所述输出放噪晶体管导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端持续接入第一低电平。本专利技术提供了一种栅极驱动电路，包括沉积在阵列基板上的多级上述的移位寄存器单元；除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。实施时，相邻级移位寄存器单元的时钟信号输入端接入的时钟信号相互反相。本专利技术还提供了一种显示装置，包括上述的栅极驱动电路。与现有技术相比，本专利技术所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置，将存储电容设置于上拉节点和第一低电平输出端之间，从而在输入信号为高电平时通过第二高电平对存储电容充电，上拉节点的电位为高直到本级栅极驱动信号输出端输出低电平，存储电容可以起到稳定上拉节点PU本文档来自技高网...

【技术保护点】
一种移位寄存器单元，其特征在于，包括本级栅极驱动信号输出端、时钟信号输入端、用于接入输入信号的输入端和用于接入复位信号的复位端，所述移位寄存器单元还包括：上拉晶体管，栅极与上拉节点连接，第一极与时钟信号输入端连接，第二极与所述本级栅极驱动信号输出端连接；存储电容，第一端与所述上拉节点连接，第二端接入第一低电平；输出放噪晶体管，栅极与下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极接入所述第一低电平；下拉节点控制模块，分别与所述上拉节点和所述下拉节点连接，用于在所述上拉节点的控制下控制所述下拉节点接入所述第一低电平或第一高电平；上拉节点控制模块，分别与所述输入端、所述复位端、所述上拉节点、第二高电平和第二低电平连接，用于在所述输入信号的控制下控制所述上拉节点是否接入所述第二高电平，并在所述复位信号的控制下控制所述上拉节点是否接入所述第二低电平；以及，上拉节点放噪模块，控制端与所述下拉节点连接，用于在所述下拉节点的控制下控制所述上拉节点是否接入所述第一低电平。

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括本级栅极驱动信号输出端、
时钟信号输入端、用于接入输入信号的输入端和用于接入复位信号的复位端，
所述移位寄存器单元还包括：
上拉晶体管，栅极与上拉节点连接，第一极与时钟信号输入端连接，第二
极与所述本级栅极驱动信号输出端连接；
存储电容，第一端与所述上拉节点连接，第二端接入第一低电平；
输出放噪晶体管，栅极与下拉节点连接，第一极与所述本级栅极驱动信号
输出端连接，第二极接入所述第一低电平；
下拉节点控制模块，分别与所述上拉节点和所述下拉节点连接，用于在所
述上拉节点的控制下控制所述下拉节点接入所述第一低电平或第一高电平；
上拉节点控制模块，分别与所述输入端、所述复位端、所述上拉节点、第
二高电平和第二低电平连接，用于在所述输入信号的控制下控制所述上拉节点
是否接入所述第二高电平，并在所述复位信号的控制下控制所述上拉节点是否
接入所述第二低电平；以及，
上拉节点放噪模块，控制端与所述下拉节点连接，用于在所述下拉节点的
控制下控制所述上拉节点是否接入所述第一低电平。
2.如权利要求1所述的移位寄存器单元，其特征在于，
在正向扫描时，所述上拉节点控制模块包括：
第一晶体管，栅极与所述输入端连接，第一极接入所述第二高电平，第二
极与所述上拉节点连接；以及，
第二晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二
极接入所述第二低电平；
在反向扫描时，所述上拉节点控制模块包括：
第一晶体管，栅极与所述复位端连接，第一极接入所述第二低电平，第二
极与所述上拉节点连接；以及，
第二晶体管，栅极与所述输入端连接，第一极与所述上拉节点连接，第二
极接入所述第二高电平。
3.如权利要求1所述的移位寄存器单元，其特征在于，上拉节点放噪模
块包括：上拉节点放噪晶体管，栅极与所述下拉节点连接，第一极与所述上拉
节点连接，第二极接入所述第一低电平。
4.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在
于，所述下拉节点控制模块，具体用于当所述上拉节点的电位为第二高电平时
控制所述下拉节点的电位为第一低电平，当所述上拉节点的电位为第二低电平
时控制所述下拉节点的电位为第一高电平。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述下拉节点控
制模块包括：
第三晶体管，栅极接入所述第一高电平，第一极接入所述第一高电平，第
二极与所述下拉节点连接；以及，
第四晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第
二极接入所述第一低电平。...

【专利技术属性】
技术研发人员：冯思林，李红敏，
申请(专利权)人：京东方科技集团股份有限公司，合肥京东方光电科技有限公司，
类型：发明
国别省市：北京;11