具有可控硅结构的高压半导体器件制造技术

一种具有可控硅结构的高压半导体器件，包含：一衬底；一第一型阱，设置于衬底上；一漏极，设置于衬底上并通过一漂移区而将漏极与第一型阱相间隔，其中漏极内设置有多个第一型区块、一第二型区块及一隔离区块，第一型区块与第二型源极形成一可控硅结构，第一型区块通过隔离区块而与第二型区块相间隔，由此提高二次崩溃电流以及保持电压，而具有良好的抗静电放电能力及抗闩锁能力。

【技术实现步骤摘要】

本技术涉及一种高压半导体器件，特别是涉及一种高抗静电放电能力的高压半导体器件。
技术介绍
一般常见的高压半导体器件，如：DDDMOS(DoubleDiffusionDrainMOSFET)、DEMOS(DrainExtendedMOSFET)、LDMOS(LateralDiffusionMOSFET)……等，在稳定状态下可以承受一定程度的高电压、大电流，但对于静电放电(ElectrostaticDischarge，ESD)的防护能力通常不佳。静电放电会在极短时间内产生非常高的电压及电流，容易破坏上述的高压半导体器件而使其失效或故障。因此，有必要提供一种高抗静电放电能力且具高抗闩锁能力的高压半导体器件。
技术实现思路
本技术的目的即是提供一种具有可控硅结构的高压半导体器件，具有良好的抗静电放电能力且具高抗闩锁能力。本技术为解决现有技术的问题所采用的技术手段为提供一种具有可控硅结构的高压半导体器件，包含：一衬底；一第一型阱，设置于所述衬底上，所述第一型阱容置一第二型源极；一栅极，设置为部分覆盖于所述第一型阱；以及一漏极，设置于所述衬底上并通过一漂移区而将所述漏极与所述第一型阱相间隔，所述漏极具有一第一配置或是一第二配置，其中所述第一配置为：漏极内设置有多个第一型区块、一第二型区块及一隔离区块，所述多个第一型区块于水平方向设置于所述第二型区块与所述第二型源极之间，且所述多个第一型区块位于所述第二型区块的两侧。所述第二配置为：所述漏极内设置有多个第一型区块、两个第二型区块及一隔离区块，所述两个第二型区块于水平方向设置于所述多个第一型区块与所述第二型源极之间，且所述多个第一型区块位于所述两个第二型区块之间。所述第一型区块与所述第二型源极形成一可控硅结构，所述第一型区块通过所述隔离区块而与所述第二型区块相间隔。在本技术的一实施例中提供一种具有可控硅结构的高压半导体器件，所述第二型源极包括多个源极第二型区块。在本技术的一实施例中提供一种具有可控硅结构的高压半导体器件，所述第一型区块由所述隔离区块所包围。在本技术的一实施例中提供一种具有可控硅结构的高压半导体器件，位于所述第二型区块同侧的所述第一型区块为多个，相邻的各个所述第一型区块之间通过所述隔离区块而相间隔。在本技术的一实施例中提供一种具有可控硅结构的高压半导体器件，所述多个第一型区块沿着源极-漏极方向而横向排列。在本技术的一实施例中提供一种具有可控硅结构的高压半导体器件，所述多个第一型区块沿着源极-漏极方向的垂直方向而横向排列。在本技术的一实施例中提供一种具有可控硅结构的高压半导体器件，所述多个第一型区块沿着源极-漏极方向与源极-漏极方向的垂直方向而阵列排列。在本技术的一实施例中提供一种具有可控硅结构的高压半导体器件，所述相邻的各个所述第一型区块之间的间隔距离，与所述第一型区块及所述第二型区块之间的间隔距离相同。在本技术的一实施例中提供一种具有可控硅结构的高压半导体器件，所述相邻的各个所述第一型区块之间的间隔距离，与所述第一型区块及所述第二型区块之间的间隔距离不同。在本技术的一实施例中提供一种具有可控硅结构的高压半导体器件，更包括一第一型体极，设置于所述第一型阱，且邻接所述第二型源极。在本技术的一实施例中提供一种具有可控硅结构的高压半导体器件，更包括一第一型体阱，容置所述第二型源极且夹置于所述第一型阱以及所述第二型源极之间。通过本技术的高压半导体器件所采用的技术手段，于漏极端布局内镶插入可控硅(silicon-controlledrectifier，SCR)结构，形成MOSFET与寄生SCR器件并联形式，以提高本技术的高压半导体器件的二次崩溃电流，而能提高抗静电放电的能力。此外，还利用隔离区块将可控硅结构内的第一型区块与第二型区块隔开，能提高保持电压而提高对闩锁(latch-up)效应的抵抗能力。本技术所采用的具体实施例，将通过以下的实施例及附图作进一步的说明。附图说明图1为显示根据本技术的第一实施例的高压半导体器件的剖视图；图2为显示根据本技术的第一实施例的高压半导体器件的布局示意图；图3为显示根据本技术的第二实施例的高压半导体器件的剖视图；图4为显示根据本技术的第二实施例的高压半导体器件的布局示意图；图5为显示根据本技术的第三实施例的高压半导体器件的剖视图；图6为显示根据本技术的第三实施例的高压半导体器件的布局示意图；图7为显示根据本技术的第四实施例的高压半导体器件的剖视图；图8为显示根据本技术的第四实施例的高压半导体器件的布局示意图。具体实施方式以下根据第1图至第8图，而说明本技术的实施方式。所述说明并非为限制本技术的实施方式，而为本技术的实施例的一种。如第1图至第4图所示，依据本技术的第一实施例与第二实施例的高压半导体器件100、100a，包含：一衬底1；一第一型阱2，设置于衬底1上，第一型阱2容置一第二型源极3；一栅极4，设置为部分覆盖于第一型阱2；以及一漏极5，设置于衬底1上并通过一漂移区6而将漏极5与第一型阱2相间隔，漏极具有一第一配置或是一第二配置，其中第一配置为：漏极5内设置有多个第一型区块51、一第二型区块52及一隔离区块53，多个第一型区块51于水平方向设置于第二型区块52与第二型源极3之间，且多个第一型区块51位于第二型区块52的两侧。第二配置为：漏极内设置有多个第一型区块51、两个第二型区块52及一隔离区块53，两个第二型区块52于水平方向设置于第一型区块51与第二型源极3之间，且多个第一型区块51位于两个第二型区块52之间。第一型区块51与第二型源极3形成一可控硅结构，第一型区块51通过隔离区块53而与第二型区块52相间隔。如第1图、第2图、第5图及第6图所示，依据本技术的第一实施例与第三实施例的高压半导体器件100、100b为第一配置的实施例。而如第3图、第4图、第7图及第8图所示，依据本技术的第二实施例与第四实施例的高压半导体器件100a、100c为第二配置的实施例。在第一实施例中，高压半导体器件100是p型通道MOSFET，其中的第一型为n型半导体，第二型而为p型半导体，高压半导体器件100可以是DDDMOS、DEMOS或是LDMOS的其中一种。本文档来自技高网...

【技术保护点】
一种具有可控硅结构的高压半导体器件，包含：一衬底；一第一型阱，设置于所述衬底上，所述第一型阱容置一第二型源极；一栅极，设置为部分覆盖于所述第一型阱；以及一漏极，设置于所述衬底上并通过一漂移区而将所述漏极与所述第一型阱相间隔，所述漏极具有一第一配置或是一第二配置，其中所述第一配置为：所述漏极内设置有多个第一型区块、一第二型区块及一隔离区块，所述多个第一型区块于水平方向设置于所述第二型区块与所述第二型源极之间，且所述多个第一型区块位于所述第二型区块的两侧，所述第二配置为：所述漏极内设置有多个第一型区块、两个第二型区块及一隔离区块，所述两个第二型区块于水平方向设置于所述多个第一型区块与所述第二型源极之间，且所述多个第一型区块位于所述两个第二型区块之间，所述第一型区块与所述第二型源极形成一可控硅结构，所述第一型区块通过所述隔离区块而与所述第二型区块相间隔。

【技术特征摘要】
2015.09.24 TW 1042154101.一种具有可控硅结构的高压半导体器件，包含：
一衬底；
一第一型阱，设置于所述衬底上，所述第一型阱容置一第二型源极；
一栅极，设置为部分覆盖于所述第一型阱；以及
一漏极，设置于所述衬底上并通过一漂移区而将所述漏极与所述第一型
阱相间隔，所述漏极具有一第一配置或是一第二配置，
其中所述第一配置为：
所述漏极内设置有多个第一型区块、一第二型区块及一隔离区块，所述
多个第一型区块于水平方向设置于所述第二型区块与所述第二型源极之间，
且所述多个第一型区块位于所述第二型区块的两侧，
所述第二配置为：
所述漏极内设置有多个第一型区块、两个第二型区块及一隔离区块，所
述两个第二型区块于水平方向设置于所述多个第一型区块与所述第二型源极
之间，且所述多个第一型区块位于所述两个第二型区块之间，
所述第一型区块与所述第二型源极形成一可控硅结构，所述第一型区块
通过所述隔离区块而与所述第二型区块相间隔。
2.如权利要求1所述的高压半导体器件，其特征在于，所述第二型源
极包括多个源极第二型区块。
3.如权利要求1所述的高压半导体器件，其特征在于，所述第一型...

【专利技术属性】
技术研发人员：陈胜利，
申请(专利权)人：陈胜利，
类型：新型
国别省市：中国台湾;71