具有对准标记的集成电路管芯及其形成方法技术

本发明专利技术提供了具有对准标记的集成电路管芯及其形成方法。方法包括在衬底上形成器件。在衬底和器件上方形成多个接触焊盘。与形成多个接触焊盘同时，在衬底和器件上方形成一个或多个对准标记。

【技术实现步骤摘要】

本专利技术的实施例涉及集成电路器件，更具体地，涉及具有对准标记的集成电路管芯及其形成方法。
技术介绍
半导体器件用于许多电子应用，诸如个人计算机、手机、数码相机和其他电子设备。通常，通过在半导体衬底上方相继沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻图案化各个材料层以在材料层上形成电路组件和元件来制造半导体器件。通常，在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线锯切集成电路将单个管芯切割。然后，将单个的管芯单独封装在多芯片模块中，或封装在其他类型的封装件中。由于许多电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断提高，半导体工业经历了快速发展。大体上，该集成度的改进源自最小部件尺寸的不断减小(例如，缩小半导体工艺节点至小于20nm节点)，其允许将更多的组件集成到给定的区域中。由于最近对微型化、更高速度和更大带宽以及更低功耗和延迟的需求不断增长，因此亟需用于半导体管芯的更小和更具创造性的封装技术。随着半导体技术进一步发展，诸如三维集成电路(3DIC)的堆叠式半导体器件出现，并成为进一步减小半导体器件的物理尺寸的有效替代物。在堆叠式半导体器件中，在不同半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。可将两个或多个半导体晶圆安装或堆叠在另一个半导体晶圆的顶部以进一步减小半导体器件的形状因子。堆叠式封装(POP)器件是一种类型的3DIC，其中，将管芯封装，然后与另一个封装的管芯或一些管芯封装在一起。
技术实现思路
本专利技术的实施例提供了一种方法，包括：在衬底上形成器件；在所述衬底和所述器件上方形成多个接触焊盘；以及与形成所述多个接触焊盘同时，在所述衬底和所述器件上方形成一个或多个对准标记。本专利技术的另一实施例提供了一种方法，包括：在衬底上形成器件；在所述衬底和所述器件上方形成一个或多个金属化层；在所述一个或多个金属化层上形成导电层；以及将所述导电层图案化以形成多个接触焊盘和一个或多个对准标记，所述一个或多个对准标记与所述器件电隔离。本专利技术的又一实施例提供了一种半导体器件，包括：衬底；器件，位于所述衬底上；介电层，位于所述衬底和所述器件上方；接触焊盘，位于所述介电层上；以及第一对准标记，位于所述介电层上，所述第一对准标记与所述器件电隔离，所述接触焊盘和所述第一对准标记由相同材料形成，所述接触焊盘和所述第一对准标记处于相同的层级。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图4B是根据一些实施例的在具有对准标记的集成电路管芯的制造期间的各个工艺步骤的顶视图和截面图。图5是根据一些实施例的集成电路管芯的顶视图。图6是根据一些实施例的集成电路管芯的顶视图。图7是根据一些实施例的集成电路管芯的顶视图。图8是示出根据一些实施例的形成具有对准标记的集成电路管芯的方法的流程图。图9至图13是根据一些实施例的在集成电路封装件的制造期间的各个工艺步骤的截面图。图14是示出根据一些实施例的形成集成电路封装件的方法的流程图。具体实施方式以下公开内容提供了许多不同的实施例或实例以实现本专利技术的不同特征。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。在具体地讨论示出的实施例之前，一般地讨论一些实施例的某些有利特征和方面。下面描述具有对准标记的各个集成电路管芯以及形成这种集成电路管芯的方法。此外，下面描述使用集成电路管芯形成集成电路封装件的方法。通过形成具有一个或多个对准标记的集成电路管芯，在形成集成电路封装件时可减少或避免集成电路管芯的不期望的偏移或旋转。而且，可减少或避免由于未对准所致的集成电路管芯的损坏。图1A至图4B是根据一些实施例的制造具有对准标记的集成电路管芯期间的各个工艺步骤的顶视图和截面图，其中，“A”图代表顶视图且“B”图代表沿着相应的“A”图的B-B’线截取的截面图。参考图1A以及1B，示出了通过划线103(还称为划切线或划切区)隔开的具有管芯区101的工件100的部分。如下文更详细地描述的，将沿着划线103划切工件100以形成单个的集成电路管芯(诸如图5中示出的集成电路管芯500)。在一些实施例中，工件100包括衬底105，位于衬底105上的一个或多个有源和/或无源器件111以及位于衬底105上方的一个或多个金属化层113。在一些实施例中，衬底105可由硅形成，尽管它还可由诸如硅、锗、镓、砷的其他第III族、第IV族和/或第V族元素及其组合形成。衬底105还可为绝缘体上硅(SOI)的形式。SOI衬底可包括在绝缘体层(例如，隐埋氧化物等)上方形成的半导体材料层(例如，硅、锗等)，所述半导体材料层在硅衬底上形成。此外，可使用的其他衬底包括多层衬底、梯度衬底、混合取向衬底、其任意组合等。在其他实施例中，衬底105可包括诸如氧化硅、氧化铝等的介电材料或其组合。在一些实施例中，一个或多个有源和/或无源器件111(由图1B中的单个晶体管表示)可包括诸如晶体管、电容器、电阻器、二极管、光电二级管、熔断器等的各种n-型金属氧化物半导体(NMOS)和/或p-型金属氧化物半导体(PMOS)器件。在一些实施例中，集成电路管芯可为离散的半导体器件芯片(有时称为表面安装器件(SMD)或集成无源器件(IPD))。在这种实施例中，衬底105可包括诸如RLC电路、电容器、电感器、变压器、平衡-不平衡转换器、微波线、共面波导管等的各种器件，并且可基本上没有有源器件。一个或多个金属化层113可包括在衬底105上方形成的层间介电层(ILD)/金属间介电层(IMD)。例如，可通过诸如旋转涂布方法、化学气相沉积(CVD)、等离子体增强CVD(PECVD)等或其组合的本领域已知的任何合适的方法，由诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、FSG、SiOxCy、旋涂玻璃、旋涂聚合物,碳化硅材料、其混合物、其复合物、其组合等的低-k介电材料形成ILD/IMD。在一些实施例中，例如，可使用镶嵌工艺、双镶嵌工艺等在ILD/IMD中形成互连结构。在一些实施例中，互连结构可包括铜、铜合金、银、金、钨、钽、铝等。在一些实施例中，互连结构可在衬底105上形成的一个或多个有源和/或无源器件111之间提供电连接。进一步参考图1A以本文档来自技高网...

【技术保护点】
一种方法，包括：在衬底上形成器件；在所述衬底和所述器件上方形成多个接触焊盘；以及与形成所述多个接触焊盘同时，在所述衬底和所述器件上方形成一个或多个对准标记。

【技术特征摘要】
2015.09.18 US 14/858,9231.一种方法，包括：在衬底上形成器件；在所述衬底和所述器件上方形成多个接触焊盘；以及与形成所述多个接触焊盘同时，在所述衬底和所述器件上方形成一个或多个对准标记。2.根据权利要求1所述的方法，还包括：将所述衬底划切以形成管芯，所述管芯具有至少一个对准标记；使用所述至少一个对准标记将所述管芯与工件对准；以及将所述管芯连接至所述工件。3.根据权利要求2所述的方法，其中，所述管芯是离散的半导体器件芯片。4.根据权利要求2所述的方法，其中，所述工件包括多个封装的管芯和位于所述多个封装的管芯上的一个或多个再分布线(RDL)，所述管芯连接至所述一个或多个RDL，所述一个或多个RDL插入在所述多个封装的管芯和所述管芯之间。5.根据权利要求1所述的方法，其中，形成所述多个接触焊盘和所述一个或多个对准标记包括：在所述衬底和所述器件上方沉积导电层；以及将所述导电层...

【专利技术属性】
技术研发人员：陈宪伟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71