半导体系统及其控制方法技术方案

一种半导体系统可以包括：控制器；电耦接到所述控制器的缓冲芯片；以及电耦接到所述缓冲芯片的多个存储芯片，其中每个存储芯片包括至少一个芯片数据端子。所述缓冲芯片可以被配置成对从所述多个存储芯片之中的至少一对芯片数据端子输出的数据执行逻辑运算，并向所述控制器输出所述逻辑运算结果或向所述多个存储芯片之中除了输出所述数据的所述至少一对芯片数据端子以外的其它芯片数据端子提供所述逻辑运算结果。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求于2015年8月31日提交至韩国专利局的韩国申请No.10-2015-0123095的优先权，其全部内容通过引用合并于此。
本专利技术各种实施例总体而言涉及半导体集成电路，尤其涉及一种半导体系统及其控制方法
技术介绍
可以将半导体装置耦接到控制器。控制器可以被配置成控制半导体装置。通常，半导体系统可以包括半导体装置和控制器。由于关于半导体系统的高速趋势，半导体装置和控制器也可以被设计为具有高处理速率。为了加速半导体系统，已对半导体装置和控制器的高速运行以及半导体装置和控制器的高速信号处理进行了研究，并且该研究还将持续进行。
技术实现思路
根据一实施例，可以提供一种半导体系统。所述半导体系统可以包括控制器和电耦接到所述控制器的缓冲芯片。所述半导体系统可以包括电耦接到所述缓冲芯片的多个存储芯片。所述缓冲芯片可以被配置成对从所述多个存储芯片之中的至少一对存储芯片输出的数据执行逻辑运算并向所述控制器输出所述逻辑运算结果或向所述多个存储芯片之中除了输出所述数据的所述至少一对存储芯片以外的其它存储芯片提供所述逻辑运算结果。根据一实施例，可以提供一种控制半导体系统的方法。所述方法可以包括从第一存储芯片输出数据以及从第二存储芯片输出数据。所述方法可以包括确定是否执行运算。所述方法可以包括：当确定为不执行所述运算时，向控制器提供从所述第一存储芯片输出的数据和从所述第二存储芯片输出的数据。所述方法可以包括：当确定为执行所述运算时，对从所述第一存储芯片输出的数据和从所述第二存储芯片输出的数据执行第一运算和第二运算。所述方法可以包括选择所述第一运算和所述第二运算的结果将被传送到的存储芯片。根据一实施例，可以提供一种半导体系统。所述半导体系统可以包括控制器和电耦接到所述控制器的缓冲芯片。所述半导体系统可以包括电耦接到所述缓冲芯片的多个存储芯片，其中每个存储芯片包括至少一个芯片数据端子。所述缓冲芯片可以被配置成对从所述多个存储芯片之中的至少一对芯片数据端子输出的数据执行逻辑运算，并向所述控制器输出所述逻辑运算结果或向所述多个存储芯片之中除了输出所述数据的所述至少一对芯片数据端子以外的其它芯片数据端子提供所述逻辑运算结果。根据一实施例，可以提供一种控制半导体系统的方法。所述方法可以包括从第一数据芯片端子和第二数据芯片端子输出数据。所述方法可以包括确定是否执行运算。所述方法可以包括：当确定为不执行所述运算时，向控制器提供从所述第一数据芯片端子输出的数据和从所述第二数据芯片端子输出的数据。所述方法可以包括：当确定为执行所述运算时，对从所述第一数据芯片端子输出的数据和从所述第二数据芯片端子输出的数据执行第一运算和第二运算。所述方法可以包括选择所述第一运算和所述第二运算的结果将被传送到的数据芯片端子。附图说明图1为配置图，示出根据一实施例的半导体系统的一个示例代表；图2为示出图1的半导体系统的缓冲芯片和存储芯片的配置的一个示例代表的图；图3为配置图，示出图2的第一运算控制器的一个示例代表；图4为配置图，示出图2的第一输入/输出(I/O)控制器的一个示例代表；图5为配置图，示出图2的第一信道数据传送电路的一个示例代表；图6为示出图1的半导体系统的缓冲芯片和存储芯片的配置的一个示例代表的图；图7为流程图，示出根据一实施例的半导体系统的控制方法的一个示例代表。具体实施方式下文将参照附图描述例示性实施例。本文中参照横截面图描述本专利技术的例示性实施例，所述横截面图为例示性实施例(和中间结构)的示意图。照此，将预料到由于例如制造技术和/或公差引起的示图形状的变化。因此，例示性实施例不应被理解为局限于本文示出的区域的特殊形状，而是可以包括由于例如制造引起的形状的偏差。在附图中，为清晰起见，可以放大层和区域的长度和尺寸。在附图中相似的附图标记表示相似的元件。还应理解，当层被称为位于其它层或衬底“上”时，其可以直接位于其它层或衬底上，或者也可以存在介入层。尽管将示出和描述几个实施例，但是本领域的普通技术人员将理解，可以对这些例示性实施例做出改变，而不背离本专利技术的原理和精神。参照图1，根据一实施例的半导体系统可以包括控制器100、缓冲芯片200和第一至第四存储芯片310、320、330和340。图1示出第一至第四存储芯片310至340，即，四个存储芯片，但是存储芯片的数量非局限于此。参照图1，第一至第四存储芯片310、320、330和340层叠在缓冲芯片200上。然而，第一至第四存储芯片310、320、330和340和缓冲芯片可以不同地定位，并且其中的一些或全部可以非彼此层叠。控制器100可以电耦接到缓冲芯片200。控制器100可以向缓冲芯片200提供多个控制信号CTRL，并且控制器100可以向缓冲芯片200传递数据或从缓冲芯片200接收数据DATA。缓冲芯片200可以安置在控制器100和第一至第四存储芯片310至340之间，并且缓冲芯片200可以电耦接到控制器100和第一至第四存储芯片310至340。缓冲芯片200可以向第一至第四存储芯片310至340传送从控制器100提供的所述多个控制信号CTRL和数据DATA，并将从第一至第四存储芯片310至340输出的数据DATA传送到控制器100。在一个实施例中，缓冲芯片200可以电耦接在控制器100和第一至第四存储芯片310至340之间。第一至第四存储芯片310至340可以执行对应于通过缓冲芯片200从控制器100传送的所述多个控制信号CTRL的操作，并且可以执行将数据DATA储存于其中的操作以及从其中输出储存的数据的操作。根据一实施例的半导体系统可以包括缓冲芯片200。缓冲芯片200可以被配置成将从第一至第四存储芯片310至340输出的数据传送到控制器100，或将从第一至第四存储芯片310至340中的一个输出的数据传送到其它存储芯片。缓冲芯片200可以被配置成对从第一至第四存储芯片输出的数据执行逻辑运算并将逻辑运算结果传送到控制器100或存储芯片310至340中的一个。逻辑运算可以包括，例如但非局限于，对数据的如加法、减法、乘法和除法等的运算。图2示出根据一实施例的半导体系统的缓冲芯片200和存储芯片310至340的配置的一个示例代表。缓冲芯片200可以电耦接到第一至第四存储芯片310至340。例如，缓冲芯片200可以电耦接到第一存储芯片310的第一芯片数据输入/输出(I/O)端子CH1DQ、第二存储芯片320的第二芯片数据I/O端子CH2DQ、第三存储芯片330的第三芯片数据I/O端子CH3DQ和第四存储芯片340的第四芯片数据I/O端子CH4DQ。在本示例中，第一存储芯片310可以通过第一芯片数据I/O端子CH1DQ输入和输出数据。第二存储芯片320可以通过第二芯片数据I/O端子CH2DQ输入和输出数据。第三存储芯片330可以通过第三芯片数据I/O端子CH3DQ输入和输出数据。第四存储芯片340可以通过第四芯片数据I/O端子CH4DQ输入和输出数据。参照图2，缓冲芯片200可以包括第一和第二运算控制器211和212、第一至第四I/O控制器221、222、223和224以及第一和第二信道数据传送电路231和232。响应于本文档来自技高网...

【技术保护点】
一种半导体系统，包括：控制器；电耦接到所述控制器的缓冲芯片；以及电耦接到所述缓冲芯片的多个存储芯片，其中，所述缓冲芯片被配置成：对从所述多个存储芯片之中的至少一对存储芯片输出的数据执行逻辑运算，并向所述控制器输出逻辑运算结果或向所述多个存储芯片之中除了输出所述数据的所述至少一对存储芯片以外的其它存储芯片提供所述逻辑运算结果。

【技术特征摘要】
2015.08.31 KR 10-2015-01230951.一种半导体系统，包括：控制器；电耦接到所述控制器的缓冲芯片；以及电耦接到所述缓冲芯片的多个存储芯片，其中，所述缓冲芯片被配置成：对从所述多个存储芯片之中的至少一对存储芯片输出的数据执行逻辑运算，并向所述控制器输出逻辑运算结果或向所述多个存储芯片之中除了输出所述数据的所述至少一对存储芯片以外的其它存储芯片提供所述逻辑运算结果。2.如权利要求1所述的半导体系统，其中，所述多个存储芯片包括第一存储芯片至第四存储芯片，以及所述缓冲芯片包括：第一运算控制器，其电耦接到所述第一存储芯片和第二存储芯片；第二运算控制器，其电耦接到所述第三存储芯片和第四存储芯片；第一输入/输出I/O控制器，其电耦接到所述第一运算控制器；第二I/O控制器，其电耦接到所述第一运算控制器；第三I/O控制器，其电耦接到所述第二运算控制器；第四I/O控制器，其电耦接到所述第二运算控制器；第一信道数据传送电路，其被配置成将其中所述第一运算控制器和所述第一I/O控制器相耦接的节点与其中所述第二运算控制器和所述第三I/O控制器相耦接的节点电耦接；以及第二信道数据传送电路，其被配置成将其中所述第一运算控制器和所述第二I/O控制器相耦接的节点与其中所述第二运算控制器和所述第四I/O控制器相耦接的节点电耦接。3.如权利要求2所述的半导体系统，其中，所述第一运算控制器被配置成：将从所述第一存储芯片输入的数据和从所述第二存储芯片输入的数据传送到所述第一I/O控制器和所述第二I/O控制器，或对从所述第一存储芯片输入的数据和从所述第二存储芯片输入的数据执行逻辑运算并向所述第一I/O控制器和所述第二I/O控制器输出逻辑运算结果。4.如权利要求3所述的半导体系统，其中，所述第一运算控制器被配置成对从所述第一存储芯片输入的数据和从所述第二存储芯片输入的数据执行“异或”运算和“与”
\t运算。5.如权利要求3所述的半导体系统，其中，所述第一运算控制器被配置成：响应于运算读取信号，对从所述第一存储芯片输入的数据和从所述第二存储芯片输入的数据执行第一逻辑运算并向所述第一I/O控制器传送第一逻辑运算结果，以及对从所述第一存储芯片输入的数据和从所述第二存储芯片输入的数据执行第二逻辑运算并向所述第二I/O控制器传送第二逻辑运算结果。6.如权利要求5所述的半导体系统，其中，所述第一运算控制器被配置成：当所述运算读取信号被使能时，对从所述第一存储芯片输入的数据和从所述第二存储芯片输入的数据执行所述第一逻辑运算并向所述第一I/O控制器传送所述第一逻辑运算结果，以及对从所述第一存储芯片输入的数据和从所述第二存储芯片输入的数据执行所述第二逻辑运算并向所述第二I/O控制器传送所述第二逻辑运算结果；以及所述第一运算控制器被配置成：当所述运算读取信号被禁止时，分别向所述第一I/O控制器和所述第二I/O控制器传送从所述第一存储芯片输入的数据和从所述第二存储芯片输入的数据。7.如权利要求6所述的半导体系统，其中，所述第一I/O控制器和第二I/O控制器中的每一个被配置成向所述控制器提供从所述第一运算控制器输入的信号或向所述第一运算控制器输出从所述控制器输入的信号。8.如权利要求2所述的半导体系统，其中...

【专利技术属性】
技术研发人员：李东郁，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR