交织调制器制造技术

一种增量累加调制器，其已经改进了动态范围。所述Δ∑调制器具有多个ADC和多个DAC，多个ADC和DAC以环路连接。多个ADC与进入的模拟信号耦合。时钟发生器提供多个时钟信号，其控制多个ADC和多个DAC，所述时钟信号在时域中相对于彼此偏移，由此每次一个地使能所述多个ADC中的每个ADC以及每次一个地使能所述多个DAC中的每个DAC，使得Δ∑调制器以交织的方式来处理所述进入的模拟信号中的数据。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请要求2014年6月20日提交的美国临时专利申请序列号62/015,021、标题为“交织增量累加调制器”的权益，其公开内容通过援引并入在此。关于联邦赞助的研究或开发的声明无
本专利技术涉及具有改进特性的交织增量累加(Δ∑)调制器。本专利技术也涉及增量累加(Δ∑)模数转换器(ADC)，其使用上述的交织增量累加(Δ∑)调制器。背景讨论交织增量累加(Δ∑)调制器移除感兴趣的信号带中的噪声，从而接收到期望的信号时，改进该信号带内的动态范围。该动态范围被测量为以dBm给出的接收信号与本底噪声之间的差值。从信号带中移除噪声或更具体地为重整形噪声增加与降低本底噪声相同的陷波深度。更为容易地是针对于窄带应用(～1MHz)中的更深陷波特性来移除噪声，从而可以获得很高的动态范围(100dB)。相反地，对于较宽的信号带宽(～200MHz)，可以获得导致较小动态范围(60dB)的更为浅的陷波。增量累加(Δ∑)经常用作模数转换器的重要一部分，以降低针对于感兴趣的模拟信号的本底噪声。此类的模数转换器通常称为增量累加模数转换器。增量累加(Δ∑)调制器的性能紧密地与时钟频率联系在一起，因为(i)增加时钟频率与信号带宽的比值改进动态范围，并且(ii)更快的采样对于高信号频率处的带通操作是必要的。然而，增加时钟频率给调制器中的量化器强加了更为困难的设计挑战。所公开的Δ∑调制器的架构利用交织概念来放宽(内部ADC和DAC的)量化器时钟频率的要求，而没有影响有效过采样率，因此相比较于现有技术中所做的，使得更为容易地获得跨更高频率处的更宽带宽的渐进动态范围目标。基于传统软件(或软件定义)的接收机架构具有额外的转换级以将射频(RF)减小到可以由高分辨率ADC所支持的频率。这些解决方案对于基于软件的接收机增加了复杂度、尺寸、功率和成本。进一步，基于传统硬件的接收机具有有限的跨功能性并且仅可以通过物理介入来修改。因此，由于基于软件的接收机架构的可编程性和设计效率，但优选地是没有牺牲基于传统硬件的接收机的性能，接收机设计中的演进已经朝着基于软件的接收机架构了。Δ∑调制器已经作为这些基于软件的接收机架构中的前端ADC的优先候选者而出现。然而，还没有实现在输入信号频率处(例如，高于1GHz的频率)获得高的动态范围(例如，80+dB的动态范围)。这里所公开的Δ∑调制器架构对多比特量化器进行交织，以保持快的有效采样率-因此支持更高频率的操作-但每个量化器的采样率被交织因子所减小，因此实现更高动态范围性能。最近由Chun-YaoLu的“AHigh-ResolutionTime-InterleavedDelta-SigmaModulatorwithLowOversampling”，Proc.oftheInternationalSymposiumonIntegratedCircuits(ISIC),2009年12月，公开了用于音频应用的两个增量累加调制器的时间交织。两个调制器利用额外的模拟路径耦合在一起以用于补偿，在图1(a)中示出类似的，其是该现有技术的教导的简化表示。所呈现的架构在理论上可以将采样率减小到四倍并且当与传统的调制器相比时，增加了动态范围。然而，该论文的现有技术方法实际上限于低频率操作，因为实际上，在图1(a)(以及论文的图4中)中所绘出的偶路径和奇路径之间的略微失配可能急剧地恶化该调制器的动态范围。具有部分交织的另一带通Δ∑调制器架构已经被设计用于高IF操作，如JulienRyckaer等人在如下中所教导的，“A6.1GS/s52.8mW43dBDR80MHzBandwidth2.4GHzRFBandpassΔ∑ADCin40nmCMOS”IEEERadioFrequencyIntergratedCircuitSymposium(RFIC)，2010年5月。参见图1(b)。调制器的前向路径中的ADC已经被交织，以放宽时钟的速率。所输出的量化数据被多路复用地备份至系统数据率，以便由单个的DAC转换到模拟误差信号。ADC和DAC并非多比特量化器，而是单比特量化器，并且针对于选择的调制器级限制可获得的动态范围。将所公开的架构扩展至多比特级别将不必然地获得动态范围中的相应增加，因为DAC(非交织的并且仍以满时钟频率操作)将限制整体的调制器性能。为了与其他的现有技术并且与这里所呈现的方法进行比较，在图1(b)中示出架构的插图。1比特ADC仅仅是一个单比较器，其驱动作为单个可切换电源的1比特DAC。1比特DAC本质上是线性的并且不向系统引入非线性。理论显示ADC和DAC中的每个额外比特将动态范围(DR)增加6dB，然而在某个点，多比特DAC的非线性成为一个问题，从而增加更多的比特并不进一步增加动态范围。增量累加的基础理论说明RMS噪声以2-K出现，其中K是量化器比特的数目。一个覆盖该基础理论工作的例子是JamesC.Candy和GaborC.Temes的“OversamplingMethodsforA/DandD/AConversion”。如这里所建议的在多比特ADC和DAC二者中的交织实质上所探讨的是比现有技术中更为困难的问题。除了要管理各个DAC内的失配，满足动态范围目标需要交织的DAC间的匹配。另外，交织增加了环路中的过度相位延迟，并且因此补偿将用于维持稳定性。这些挑战是困难的并且可能使得所建议的解决方案对于其他人看起来不太可行，但是我们已经认定了支持该新的架构的技术方案。
技术实现思路
在一个方面中，本专利技术提供了一种调制器，其具有将输入求和块与数据输出块相耦合的前向路径，该前向路径包括耦合到所述输入求和块的第N级滤波器和多个交织的多比特模数转换器(ADC)，交织的多比特ADC具有耦合到第N级滤波器的输入端和耦合到数据输出块的输出端，以及反馈路径，其包括多个交织的多比特数模转换器(DAC)，该交织的多比特DAC具有耦合到交织的多比特ADC的相应输出端的输入端，该交织的多比特DAC具有在一起求和并且施加到输入求和块的输出端。对ADC和DAC二者的交织的概念允许支持更高的信号频率的更高的时钟频率，因为时钟频率不得不高于输入频率。在另一方面中，本专利技术提供一种增加Δ∑调制器的动态范围的方法，所述方法包括：提供多个ADC和多个DAC，所述多个ADC和DAC连接成环路；将多个ADC与进入的模拟信号耦合；利用多个时钟信号来控制所述多个ADC和多个DAC，所述多个时钟信号中的时钟信号在时域中相对于彼此偏移，由此每次一个地使能所述多个ADC中的每个ADC以及每次一个地使能所述多个DAC中的每个DAC，使得Δ∑调制器以交织的方式来处理所述进入的模拟信号中的数据。附图说明图1(a)绘出现有技术的Δ∑调制器的简化表示；图1(b)绘出另一Δ∑调制器；图2是并入本专利技术的Δ∑调制器和Δ∑ADC的实施例的框图；图2a是针对于图2的多相位时钟驱动器的时序图；图3(a)示出反馈DAC将不得不在从ADC的采样时刻延迟的时间τD处被钟控(“clocked”)；图3(b)示出由于所建议的交织的设计中的ADC具有与交织级相乘的采样时钟周期，过度相位延迟按比例增加；图3(c)是针对于低通连续时间第2级增量累加调制器的框图，而图3(d)是针对于带通连续时间第2级增本文档来自技高网...

【技术保护点】
一种调制器，包括：a.将输入求和块与数据输出块相耦合的前向路径，该前向路径包括耦合到所述输入求和块的第N级滤波器和多个交织的多比特模数转换器(ADC)，交织的多比特ADC具有耦合到第N级滤波器的输入端和耦合到数据输出块的输出端；b.反馈路径，其包括多个交织的多比特数模转换器(DAC)，该交织的多比特DAC具有耦合到交织的多比特ADC的相应输出的输入端，该交织的多比特DAC具有在一起求和并且施加到所述输入求和块的输出端，并带有在所述交织的多比特DAC和第N级滤波器之间的连接。

【技术特征摘要】
【国外来华专利技术】2014.06.20 US 62/015,0211.一种调制器，包括：a.将输入求和块与数据输出块相耦合的前向路径，该前向路径包括耦合到所述输入求和块的第N级滤波器和多个交织的多比特模数转换器(ADC)，交织的多比特ADC具有耦合到第N级滤波器的输入端和耦合到数据输出块的输出端；b.反馈路径，其包括多个交织的多比特数模转换器(DAC)，该交织的多比特DAC具有耦合到交织的多比特ADC的相应输出的输入端，该交织的多比特DAC具有在一起求和并且施加到所述输入求和块的输出端，并带有在所述交织的多比特DAC和第N级滤波器之间的连接。2.根据权利要求1所述的调制器，其中数据输出块包括串联耦合在所述交织的多比特ADC的输出端和所述调制器的输出端之间的至少解码器和去多路复用器。3.根据权利要求2所述的调制器，其中所述交织的多比特ADC以温度计代码输出数字数据并且所述解码器将来自于交织的多比特ADC的温度计代码化数据转换成格雷码或二进制码。4.根据前述权利要求1-3的任意一项所述的调制器，其中所述输入求和块将至所述调制器的模拟数据的输入RF流与所述交织的多比特DAC的输出组合，从而在使用中，从模拟数据的输入RF流中减去在所述交织的多比特DAC的输出端处的模拟数据。5.根据权利要求4所述的调制器，其中所述输入求和块包括低噪声跨导放大器(LNTA)，其具有耦合到模拟数据的输入RF流的输入端以及连接到所述交织的多比特DAC的输出端和所述第N级滤波器的输入端的输出端。6.根据权利要求4所述的调制器，其中所述输入求和块包括耦合器，其具有耦合到模拟数据的输入RF流和所述交织的多比特DAC的输出端的输入端和至少一个输出端，所述输入求和块进一步包括低噪声跨导放大器(LNTA)，其具有耦合到所述耦合器的至少一个输出端的输入端和具有耦合到所述第N级滤波器的输入端的输出端。7.根据权利要求1-3的任意一项所述的调制器，其中从所述交织的多比特DAC到第N级滤波器的连接包括至少一个稳定性补偿电路。8.根据权利要求7所述的调制器，其中所述稳定性补偿电路具有耦合在所述交织的多比特DAC的输入端处的输入端和耦合到所述第N级滤波器中的最终求和节点的至少一个输出端。9.根据权利要求8所述的调制器，其中在所述第N级滤波器中的所述最终求和节点经由多个一比特DAC来接收在所述交织的多比特DAC的输入端处可获得的最高有效位。10.根据权利要求7所述的调制器，其中所述稳定性补偿电路具有多个一比特DAC，其将在所述交织的多比特DAC的输入端处可获得的数据与在所述第N级滤波器内的求和节点耦合。11.根据权利要求7所述的调制器，其中所述稳定性补偿电路具有多个一比特DAC，其将在所述交织的多比特DAC的输出端处可获得的数据与所述第N级滤...

【专利技术属性】
技术研发人员：徐志伟，辛西娅·D·巴林格，彼得·彼得，唐纳德·A·希特柯，艾伯特·科桑德，
申请(专利权)人：HRL实验室有限责任公司，
类型：发明
国别省市：美国;US