基于数字延时的数字脉冲宽度调制器制造技术

本发明专利技术公开了一种基于数字延时的数字脉冲宽度调制器，由时钟生成模块、同步计数模块、数字延时模块和异步信号产生模块组成。其中时钟生成模块对输入时钟信号倍频后产生基础时钟信号输入到同步计数模块。同步计数模块产生粗调控制信号和初始控制信号分别输入到数字延时模块和异步信号产生模块。数字延时模块实现对粗调控制信号延时产生32路终止控制信号，然后由选择器选择一路对应的终止控制信号，并将其输入到异步信号产生模块。在异步信号产生模块中，终止控制信号与初始控制信号通过RS触发器输出最终的数字脉冲宽度调制（DPWM）信号。本发明专利技术通过数字延时模块对粗调控制信号进行精确时延可以实现更高精度的数字脉冲宽度调制（DPWM），具有较强的准确性、通用性以及适用性。

Digital pulse width modulator based on digital delay

The invention discloses a digital pulse width modulator based on digital delay, which is composed of a clock generation module, a synchronous counting module, a digital delay module and an asynchronous signal generation module. Wherein, the clock generation module inputs the base clock signal to the synchronous counting module after the input clock signal is frequency doubled. The synchronous counting module generates a coarse adjustment control signal and an initial control signal to input to the digital delay module and the asynchronous signal generation module respectively. The digital delay module realizes the 32 stop control signal of the coarse control signal delay, and then selects the corresponding termination control signal from the selector and inputs it to the asynchronous signal generation module. In the asynchronous signal generation module, the termination control signal and the initial control signal are output by the RS flip-flop to the final digital pulse width modulation (DPWM) signal. The invention realizes the digital pulse width modulation (DPWM) with higher precision by the precise delay of the coarse control signal through the digital delay module, and has the advantages of high accuracy, versatility and applicability.

【技术实现步骤摘要】

本专利技术属于电子
，具体涉及一种数字脉冲宽度调制电路。背景在使用数字脉冲宽度调制(Digital Pulse Width Modulation, DPWM)的系统结构中，目前主要采用的方式，一种是混合型DPWM（Hybrid DPWM），二是采用Dither方式实现的DPWM。采用Dither方式实现的DPWM主要采用了的思路实现，这种设计可以使用低精度高频率的DPWM来实现较高的有效输出精度，也就相应减少了DPWM的功耗和面积。但是Dither方式实现的DPWM在模式切换时会产生周期延时，对DPWM的高速响应不利。混合型DPWM的设计则没有不需要的延时。混合型DPWM结合了传统的计数器型结构和延时链型结构，通常由粗调模块和细调模块组成。假设输入为一串二进制数组dc(N:0)，高位为dc(N:m)，低位为dc(m:0)。粗调模块使用传统的计数器结构，由高位确定粗调的脉冲占空比。而由延时链结构组成的细调模块使用由二进制数组的低位细调占空比，达到更高分辨率。混合型DPWM的实现方式有两种：数模混合方式和全数字方式，二者的区别主要在于延时链的设计。数模混合方式采用模拟延时链，由延迟锁相环（Delay Locked Loop, DLL）中的电荷泵通过充放电控制每一个延时单元的延时时间，使得电路的功耗相对更大，而DLL上电过程中可能出现失锁的情况，模拟电路控制方法易受外部环境干扰，鲁棒性不如数字控制方法强。因此，全数字方式在总体性能上更有优势。数字时钟管理器(Digital Clock Manager, DCM)是较高级FPGA产品中集成的专门用于时钟综合、消除时钟偏移和进行时钟相位调整的固件资源，利用DCM完成时钟倍频、分频、相移十分方便｡在专利“一种数字脉冲宽度调制电路”（专利号为：CN 102832914 A）中，所提出的一种数字脉冲宽度调制电路中，其使用粗调模块和细调模块完成数字脉冲宽度调制器的设计，其中粗调模块主要包括计数器和比较器，细调模块包括延迟链、多路复用器和全数字逻辑控制模块，基础时钟信号经过粗调模块粗调后，送至细调模块完成细调，从而提高数字脉冲宽度调制电路的调制精度。但是该方法存在以下缺点：该方法的基础时钟频率只能达到1MHz，随着基础时钟频率的提高，该方法并不能满足要求，并且在基础时钟频率不变时，调制精度较低。另外其结构组成复杂，制造工艺较为复杂，成本较为高昂。
技术实现思路
本专利技术的目的是提供一种高分辨率的数字脉冲宽度调制器，在基础时钟分辨率不变时将调频精度提高32倍。本专利技术的技术方案如下：一种数字脉冲宽度调制器，由同步计数模块实现信号的粗调，并输出初始控制信号和粗调控制信号；由数字延时模块对粗调控制信号进行不同时间的时延，提高调制分辨率，并由选择器选择一路对应的终止控制信号；在异步信号产生模块中，终止控制信号与初始控制信号通过RS触发器输出最终的DPWM信号；同步计数模块的基础时钟信号由时钟生成模块生成。时钟生成模块由倍频器组成，倍频器对输入时钟信号进行倍频得到所需的基础时钟信号；同步计数模块由预载计数器和2个D触发器组成。预载计数器对基础时钟信号完成精确的同步计数，由输入数组的高6位dc(10:5)控制基础时钟信号的周期数。在计数开始时产生一个高电平的脉冲信号，即生成初始控制信号，然后再经过dc（10:5）个基础时钟周期后产生一个高电平脉冲信号，即计数结束生成粗调控制信号，最终的到的粗调控制信号相对于初始控制信号的延时时间为dc（10:6）*T（假设基础时钟信号的周期为T），从而实现脉宽的粗调数字延时模块由32个基本延时电路和1个选择器组成；每个基本延时电路又由5个基本延时单元级联而成，基本延时单元可由FPGA内部查找表(LUT，Look-up-Table)实现延时功能。输入信号每经过一个基本延时单元，可延时一个最小延时时间T/（32*5）（假设基础时钟信号周期为T），因此连续通过5个基本延时单元后延时时间为T/32,即每个基本延时电路的延时时间为T/32，由此32个基本延时电路可产生32路终止控制信号，并且相邻两路的终止控制信号的延时时间依次相差T/32，从而实现了基础时钟信号的32分频，同时将该调制器的调制精度提高了32倍。然后在选择器中，由输入数组的低5位dc（4:0）控制选择器在32路终止控制信号中选择一路与之对应的终止控制信号，最终选择的终止控制信号的相对于粗调控制信号的延时时间为（dc（4:0）*T）/32。异步信号产生模块由RS触发器组成。RS触发器的作用是将初始控制信号的上升沿和终止控制信号上升沿进行锁存后输出所需的数字脉冲宽度调制（DPWM）信号，即初始控制信号的上升沿作为DPWM信号的上升沿，终止控制信号的上升沿作为DPWM信号的下降沿，最终得到一个高电平的DPWM信号。本专利技术与传统的数字脉冲宽度调制（DPWM）器相比，可在基础时钟不变的前提下将调制器的分辨率提高32倍，并且具有面积小、结构更为简单、精度高以及成本低等优点，本专利技术可实现更精细的分辨率，基础时钟频率可达到200MHz，且不受工艺温度、电压影响，并且在相同的高精度条件下，相比于其他DPWM调制器具有更为简单的制造工艺。附图说明图1是基于数字延时的数字脉冲宽度调制（DPWM）器总体结构。图2是时钟生成模块。图3是同步计数模块。图4是数字延时模块。图5是异步信号产生模块。图6是基本延时电路。图7是同步计数模块输出波形。图8是32路终止控制信号波形。图9是DPWM输出信号示意图。具体实施方式下面参照附图对本专利技术作进一步详细说明。本专利技术提供一种高精度的数字脉冲宽度调制器，如图1所示，该调制器由时钟生成模块、同步计数模块、数字延时模块和异步信号产生模块组成。四个模块具体的电路图如图2至图5所示。首先将输入11位数组dc（10:0）分为高6位dc（10:5）和低5位dc（4:0）。在图2所示的时钟生成模块中，DCM×5是5倍的频率倍频器，CLK信号为输入时钟信号，其频率为50MHz。CLK时钟信号经过DCM×5倍频器扩频后，得到频率为250MHz的基础时钟信号CK，CK信号时钟周期为T=4ns，基础时钟信号送入到同步计数模块。在如图3所示的同步计数模块中，预载计数器对输入的基础时钟CK信号进行计数，计数开始（即count=0）时计数器load端输出信号经过两个D触发器将输出一个高电平脉冲的初始控制信号(如图7所示)至异步信号产生模块的SET信号端。当计数完成（即count=dc（10:5））后，carry_out端输出信号经过两个D触发器将输出一个高电平脉冲的粗调控制信号（如图7所示）送至数字延时模块中，即粗调控制信号相对于初始控制信号的延时时间为dc（10:5）*T（假设基础时钟信号的周期为T），至此完成脉宽的粗调。在如图4所示的数字延时模块中，数字延时模块由32个基本延时电路（如图6所示）和选择器组成。每个基本延时电路又由5个基本延时单元组成，其中基本延时单元可由查找表(LUT，Look-up-Table)实现延时功能，对其编程使A0、A1、A2端输入为0，信号从A3端输入，每个基本延时单元的延时时间为T/(5*32)（即0.025ns），故Input信号在经过5个基本延时单元本文档来自技高网...

【技术保护点】
一种基于数字延时的数字脉冲宽度调制器,其特征在于：包括时钟生成模块、同步计数模块、数字延时模块和异步信号产生模块；其中，时钟生成模块对输入时钟信号倍频后产生基础时钟信号输入到同步计数模块；在同步计数模块中，预载计数器对基础时钟信号进行计数，从而实现脉宽粗调，同时产生粗调控制信号和初始控制信号，分别输入到数字延时模块和异步信号产生模块；数字延时模块包括32个基本延时电路和1个选择器，每个基本延时电路实现对粗调控制信号的相同的延时时间，32个基本延时电路产生32路终止控制信号，然后由选择器选择一路对应的终止控制信号，将此终止控制信号输入到异步信号产生模块；在异步信号产生模块中，终止控制信号与初始控制信号通过RS触发器输出最终的数字脉冲宽度调制信号。

【技术特征摘要】
1.一种基于数字延时的数字脉冲宽度调制器,其特征在于：包括时钟生成模块、同步计数模块、数字延时模块和异步信号产生模块；其中，时钟生成模块对输入时钟信号倍频后产生基础时钟信号输入到同步计数模块；在同步计数模块中，预载计数器对基础时钟信号进行计数，从而实现脉宽粗调，同时产生粗调控制信号和初始控制信号，分别输入到数字延时模块和异步信号产生模块；数字延时模块包括32个基本延时电路和1个选择器，每个基本延时电路实现对粗调控制信号的相同的延时时间，32个基本延时电路产生32路终止控制信号，然后由选择器选择一路对应的终止控制信号，将此终止控制信号输入到异步信号产生模块；在异步信号产生模块中，终止控制信号与初始控制信号通过RS触发器输出最终的数字脉冲宽度调制信号。2.根据权利要求1所述的基于数字延时的DC/DC控制器，其特征在于：数字延时模块中，数字延时模块由32个基本延时电路级联而成，每个基本延时电路由5个基本延时单元级联而成，基本延时单元由FPGA内部查找表(LUT，Look-up-Table)实现延时功能；输入信号每经过一个基本延时单元，可延时一个最小延时时间T/（32*5），假设基础时钟信号周期为T，因此连续通过5个基本延时单元后延时时间为T/32,即每个基本延时电路的延时时间为T/32，由此32个基本延时电路依次产生32路终止控制信号，并且相邻两路的终止控制信号的延时时间依次相差T/32，从而实现了基础时钟信号的32分频，实现了粗调控制信号延时时间的精确性...

【专利技术属性】
技术研发人员：李洪涛，朱熠良，胡姗姗，庄珊娜，冯欣，齐全，陆晓明，朱金瑞，戴祥，
申请(专利权)人：南京理工大学，南京弘顺思诺电力科技有限公司，
类型：发明
国别省市：江苏;32