一种改进型的MASH结构Sigma‑Delta调制器制造技术

本发明专利技术涉及一种改进型的MASH结构 Sigma‑Delta调制器，包括一第一调制器单元模块和由一级以上依次级联的调制器级联单元模块组成的级联模块组；所述第一调制器单元模块与级联模块组相级联；所述第一调制器单元模块由第一调制器和第一加法器组成；所述第一调制器的输出端与级联模块组的输入端连接，所述第一加法器的输入端与所述第一调制器的输出端和级联模块组的输出端电连，所述第一调制器单元模块的输入端为第一调制器的输入端，所述第一调制器单元模块的输出端为第一加法器的输出端。本发明专利技术的有益效果在于：结构简单，并且操作更加方便，本发明专利技术提供的Sigma‑Delta调制器输出的序列长度与输入值和初始条件无关。

【技术实现步骤摘要】
一种改进型的MASH结构Sigma-Delta调制器
本专利技术涉及小数分频频率
，尤其涉及一种改进型的MASH结构Sigma-Delta调制器。
技术介绍
Sigma-Delta调制技术自二十世纪六十年代诞生以来，经过若干年的发展，现已成为超大规模集成电路系统中实现高性能模数转换接口电路的主流技术之一。基于Sigma-Delta调制技术的Sigma-Delta数据转换器，结合应用过采样技术和噪声整形技术，能够把量化噪声推到高频端，从而显著地提高数据转换器的信噪比。简而言之，Sigma-Delta调制器用以将一连续时间，连续幅度的输入信号转换成为一离散时间，离散幅度的输出序列。随着无线通信技术的迅速发展，人们对于频率合成器的性能要求也在不断提高。其中，基于Sigma-Delta调制器的小数N频率合成器因其能同时实现较高的频率分辨率和环路带宽，而得到广泛研究和应用。调制器在控制合成器分频比的同时，能够对量化噪声进行整形以实现高效抑制。在多种Sigma-Delta调制器中，MASH具有简单和稳定的优点，因而被广泛应用到小数N频率综合器中。由于Sigma-Delta调制器实质是为一个有限状态机（FSM），在输入为常量时其输出将为周期序列，进而造成量化噪声序列也将周期性地呈现。一般认为，序列长度或量化噪声的周期依赖于调制器的输入、初始条件和结构。研究发现较短的序列长度将在输出噪声功率密度谱中产生明显的杂散分量，这将直接降低了小数N频率合成器输出频谱的纯度。针对Sigma-Delta调制器输出序列长度较短的问题，目前存在两类解决方案：扰动性方法和确定性方法。扰动性方法主要通过叠加随机抖动以破坏序列的周期性，但这种方法抬高了输出信号的噪底。相比之下，确定性方法主要通过结构改造延长输出序列长度而不会有增大噪声问题。确定性方法结构改造的一种方案是采用PM-MASH结构，PM-MASH结构如图3所示，它将一阶1-bit误差反馈型调制器（EFM1）的量化器模数设置为质数（Mp）。其产生的序列长度独立于输入值和初始条件，仅取决于第一级PM-EFM1的量化间隔。但PM-MASH需要通过增大量化间隔来增大序列长度，这无疑将增加硬件开销。另一种方案是采用SP-MASH结构，如图4所示，它的级联方式与传统MASH类似，但在级联单元之间增加了额外的前馈连接。这种方法在相同硬件成本下能够获得比传统结构更大的序列长度。但是该结构对于有些输入值，输出序列不够长，导致输出频谱存在杂散。2007年，K.Hosseini和M.P.Kennedy等人在IEEETransactionsonCircuitsandSystemsI:RegularPapers中发表的“MaximumsequencelengthMASHdigitaldelta-sigmamodulators”中提出了HK-MASH结构，如图5所示，图中的HK-EFM1结构如图6所示，与传统EFM1相比，HK-EFM1在输出端引入一个反馈单元az-1到输入端，选择合适的a使（-a）等于比小的最大质数，n0是调制器的数据位宽。HK-MASH结构的输出序列与输入值和初始条件无关，其序列长度为（-a）L，其中L为HK-MASH中HK-EFM1的个数，输入值X为范围在[1，M-a-1]的常数。
技术实现思路
为了解决PM-MASH结构和SP-MASH结构序列长度有限导致输出频谱存在杂散的问题，本专利技术提供了一种改进型的MASH结构Sigma-Delta调制器，结构简单，输出的序列与输入值和初始条件无关。本专利技术解决技术问题所采用的方案是：一种改进型的MASH结构Sigma-Delta调制器，所述调制器包括一第一调制器单元模块和由一级以上依次级联的调制器级联单元模块组成的级联模块组；所述第一调制器单元模块与级联模块组相级联；所述第一调制器单元模块由第一调制器和第一加法器组成；所述第一调制器的输出端与级联模块组的输入端连接，所述第一加法器的输入端与所述第一调制器的输出端和级联模块组的输出端电连，所述第一调制器单元模块的输入端为第一调制器的输入端，所述第一调制器单元模块的输出端为第一加法器的输出端。进一步的，所述级联模块组由第一级调制器级联单元模块至第N级调制器级联单元模块组成，所述调制器的总级数为L=N+1，其中L为大于或等于2的正整数；第一级调制器级联单元模块至第N级调制器级联单元模块均由第二调制器、第二加法器、第三加法器和第一锁存器组成，并且第一级调制器级联单元模块中第二调制器的输入端作为级联模块组的输入端，第一级调制器级联单元模块中第二加法器的输出端作为级联模块组的输出端。进一步的，在所述级联模块组中，后一级的调制器级联单元模块的第二调制器的第一输入端和第二输入端分别与前一级的调制器级联单元模块的第二调制器的信号输出端与量化误差输出端电连；前一级的调制器级联单元模块中的第三加法器输入端与前一级调制器级联单元模块中的第二调制器的信号输出端和后一级的调制器级联单元模块的第二加法器的输出端电连；在所述级联模块组中，每级调制器级联单元模块中的第二加法器的输入端与其第三加法器的输出端和第一锁存器的输出端电连，并且每级调制器级联单元模块中的第一锁存器的输入端与其第三加法器的输出端电连；所述第N级的调制器级联单元模块的第三加法器的一个输入端接地，另一个输入端接其第二调制器的信号输出端。进一步的，前一级调制器级联单元模块中的第三加法器用于将前一级调制器级联单元模块中的第二调制器的信号输出端输出的值和后一级的调制器级联单元模块的第二加法器的输出端输出的值相加，每级调制器级联单元模块中的第二加法器用于将该级调制器级联单元模块中第三加法器的输出端输出的值与该级调制器级联单元模块中第一锁存器的输出端输出的值相减。进一步的，所述第一调制器和第二调制器均包括第一输入端、第二输入端、信号输出端和量化误差输出端；所述第一级调制器级联单元模块中第二调制器的第一输入端和第二输入端作为级联模块组的输入端，所述第一调制器的信号输出端和量化误差输出端分别与所述第一级调制器级联单元模块中第二调制器的第一输入端和第二输入端电连；所述第一调制器的信号输出端与第一加法器的输入端电连；所述第一调制器的第一输入端和第二输入端作为所述第一调制器单元模块的输入端。进一步的，所述第一调制器和第二调制器均为SH-EFM1结构，所述SH-EFM1结构由第四加法器、第五加法器、量化器、乘法器和第二锁存器组成，其中第四加法器包括第一输入端、第二输入端和第三输入端，所述第四加法器的第一输入端和第二输入端作为所述第一调制器或第二调制器的第一输入端和第二输入端，所述第四加法器的第三输入端与第二锁存器的输出端电连，所述第五加法器的输入端与第四加法器的输出端和乘法器的输出端电连，所述第五加法器的输出端与第二锁存器的输入端电连；所述第四加法器的输出端与量化器的输入端连接，所述量化器的输出端与乘法器的输入端连接，所述第五加法器的输出端作为所述第一调制器或第二调制器的量化误差输出端；所述量化器的输出端作为所述第一调制器和第二调制器的信号输出端；所述第五加法器用于将第四加法器输出的值与乘法器输出的值相减；所述第四加法器用于将第四加法器的第一、第二和第三输入的值相加。进一步本文档来自技高网...

【技术保护点】
一种改进型的MASH结构 Sigma‑Delta调制器，其特征在于：所述调制器包括一第一调制器单元模块和由一级以上依次级联的调制器级联单元模块组成的级联模块组；所述第一调制器单元模块与级联模块组相级联；所述第一调制器单元模块由第一调制器和第一加法器组成；所述第一调制器的输出端与级联模块组的输入端连接，所述第一加法器的输入端与所述第一调制器的输出端和级联模块组的输出端电连，所述第一调制器单元模块的输入端为第一调制器的输入端，所述第一调制器单元模块的输出端为第一加法器的输出端。

【技术特征摘要】
1.一种改进型的MASH结构Sigma-Delta调制器，其特征在于：所述调制器包括一第一调制器单元模块和由一级以上依次级联的调制器级联单元模块组成的级联模块组；所述第一调制器单元模块与级联模块组相级联；所述第一调制器单元模块由第一调制器和第一加法器组成；所述第一调制器的输出端与级联模块组的输入端连接，所述第一加法器的输入端与所述第一调制器的输出端和级联模块组的输出端电连，所述第一调制器单元模块的输入端为第一调制器的输入端，所述第一调制器单元模块的输出端为第一加法器的输出端。2.根据权利要求1所述的一种改进型的MASH结构Sigma-Delta调制器，其特征在于：所述级联模块组由第一级调制器级联单元模块至第N级调制器级联单元模块组成,所述调制器总级数为L=N+1，其中L为大于或等于2的正整数；第一级调制器级联单元模块至第N级调制器级联单元模块均由第二调制器、第二加法器、第三加法器和第一锁存器组成，并且第一级调制器级联单元模块中第二调制器的输入端作为级联模块组的输入端，第一级调制器级联单元模块中第二加法器的输出端作为级联模块组的输出端。3.根据权利要求2所述的一种改进型的MASH结构Sigma-Delta调制器，其特征在于：在所述级联模块组中，后一级的调制器级联单元模块的第二调制器的第一输入端和第二输入端分别与前一级的调制器级联单元模块的第二调制器的信号输出端与量化误差输出端电连；前一级的调制器级联单元模块中的第三加法器输入端与前一级调制器级联单元模块中的第二调制器的信号输出端和后一级的调制器级联单元模块的第二加法器的输出端电连；在所述级联模块组中，每级调制器级联单元模块中的第二加法器的输入端与其第三加法器的输出端和第一锁存器的输出端电连，并且每级调制器级联单元模块中的第一锁存器的输入端与其第三加法器的输出端电连；所述第N级的调制器级联单元模块的第三加法器的一个输入端接地，另一个输入端接其第二调制器的信号输出端。4.根据权利要求3所述的一种改进型的MASH结构Sigma-Delta调制器，其特征在于：前一级调制器级联单元模块中的第三加法器用于将前一级调制器级联单元模块中的第二调制器的信号输出端输出的值和后一级的调制器级联单元模块的第二加法器的输出端输出的值相加，每级调制器级联单元模块中的第二加法器用于将该级调制器级联单元模块中第三加法器的输出端输出的...

【专利技术属性】
技术研发人员：施隆照，黄燕华，阴亚东，
申请(专利权)人：福州大学，
类型：发明
国别省市：福建,35