本发明专利技术公开了一种提高ISO/IEC14443缓存利用率的设计方法和电路，本发明专利技术是利用小容量(如256byte、512byte、1Kbyte等)的解码数据buffer去实现ISO/IEC 14443‑2011中超高波特率的最大数据传输量可以达到4Kbyte的解码，本发明专利技术通过复用系统中原有的非易失性存储器(如：EEPROM、FLASH、FRAM、MRAM、OUM等)对ISO/IEC 14443‑2011协议中超高波特率解码的大数据量数据进行转存处理，从而大大降低因需传输ISO/IEC 14443‑2011中超高波特率解码中的大数据量的数据而需要的解码数据buffer的容量，提高了解码数据buffer的利用率，减小了芯片的面积。
【技术实现步骤摘要】
本专利技术属于集成电路芯片的设计领域，具体涉及智能卡领域符合ISO/IEC14443-2011协议的超高波特率解码中buffer利用率的设计方法和电路。
技术介绍
伴随微电子技术的快速发展，智能卡技术的不断成熟，使其成为许多行业解决传统问题的理想方案，在移动通信、社保医疗、金融支付、电子护照等诸多领域发挥着日益重要的作用。智能卡芯片的广泛应用，使用户对智能卡芯片的传输速度和传输数据量提出了更高的要求，如电子护照、指纹识别等，需要传输图像识别信息，其数据量相对较大，同时为了使用户有良好的体验，所以对传输速度和传输数据量提出了更高要求。为提高智能卡应用的范围，如电子护照、指纹解码等需要传输图像等大数据量的应用中，同时为了提高用户体验，使得数据的传输速率和传输数据量都需大大提高，ISO/IEC14443-2011标准中对于传输速度已从低波特率(106Kbit/s、212Kbit/s、424Kbit/s、848Kbit/s)向超高波特率(1.7Mbit/s、3.39Mbit/s、6.78Mbit/s)发展，最新的ISO/IEC14443-2016传输协议已经提出了更高的波特率(10.12Mbit/s、13.56Mbit/s、20.34Mbit/s、27.12Mbit/s)，伴随着波特率的提高，数据的传输量也在增大，ISO/IEC14443-2011协议中传输的最大数据量已经由低波特率的256byte提高到超高波特率的4Kbyte。低波特率的传输的最大数据量为256byte，所需要的解码数据buffer的容量为256byte，而超高波特率的传输的最大数据量为4Kbyte，若不经过转存操作对超高波特率编解码数据进行处理，则需要将buffer的容量提高到4Kbyte，而在数据的传输中，大部分的操作的数据量未达到4Kbyte，只有一些特殊应用中传输的数据量达到4Kbyte，所以4Kbyte的buffer不仅浪费资源而且加大芯片的面积，所以可以通过复用系统的非易失性存储器对传输数据量大于256byte的数据进行转存处理，不仅可以有效的兼容超高波特率的大数据量的应用提高控制模块的兼容性、而且可以有效的提高buffer的利用率降低芯片的面积。
技术实现思路
本专利技术的目的，在于提高ISO/IEC14443超高波特率解码中buffer的利用率，通过低容量的解码数据buffer去实现符合ISO/IEC14443-2011协议的超高波特率解码中大数据量(最大数据量为4Kbyte)的处理，从而提高解码数据buffer的利用率，降低芯片的面积。本专利技术是基于ISO/IEC14443-2011协议中的超高波特率的解码应用提出，但是不限于ISO/IEC14443-2011超高波特率的解码，本专利技术的核心思想是复用系统中的非易失性存储器用低容量的解码数据buffer去实现大的数据量的传输应用，进而提高了解码数据buffer的利用率，降低了芯片的面积，详细的技术方案描述如下：本专利技术电路系统主要包括：一个控制模块400、一个选择模块500、一个解码数据buffer模块100、一个用于写入/写出非易失性存储器的buffer模块200、一个非易失性存储器模块300等。所述的控制模块400控制符合ISO/IEC14443-2011协议的解码中数据是否需要进行转存，由于ISO/IEC14443-2011协议中的低波特率和超高波特率采用的数据传输的帧的格式不同，所以控制模块400首先通过传输的帧的结构去判断传输数据的波特率，若判断的波特率为低波特率(848Kbit/s及其以下)，则控制模块400不启动数据转存操作，直接通过解码数据buffer模块100对解码数据进行处理，若判断的数据的传输波特率为超高波特率(1.7Mbit/s、3.39Mbit/s、6.78Mbit/s)，则需要进一步对传输的数据量进行判断，若判断的传输的数据的数据量小于解码数据buffer模块100的容量时，则控制模块400不启动数据转存操作，只需要通过解码数据buffer模块100进行处理即可，若判断的数据量大于解码数据buffer模块100的容量时，则通过控制模块400启动数据转存操作，数据首先写入解码数据buffer模块100中，待数据写满时将数据转存到非易失性存储器的buffer模块200中，待非易失性存储器的buffer模块200写满或者数据传输完成时，将数据写入系统非易失性存储器中。所述的选择模块500则是通过接收来自控制模块400和系统的指令，去选择解码数据的存取位置为解码数据buffer模块100或者是非易失性存储器模块300,同时控制着上层系统取数据的位置，选择模块控制信息中包含系统非易失性存储器的转存数据的读写位置等控制信息。所述解码数据buffer模块100用于缓存解码后的数据，以ISO/IEC14443-2011协议中超高波特率1.7Mbit/s解码为例，这里解码数据buffer的大小设置为256byte，如为低波特率(848Kbit/s及其以下)的解码，则通过解码数据buffer模块100直接对解码数据进行处理，如为超高波特率的解码，若传输的数据量小于解码数据buffer模块的容量(这里为256byte)时，则通过解码数据buffer模块100进行数据处理，若传输的数据量大于解码数据buffer模块100的容量时，则通过将解码数据buffer模块100的数据转存到非易失性存储器模块300中进行处理。所述非易失性存储器模块300为系统中的非易失性存储器，而非增加的额外的非易失性存储器，这里是复用系统原有的非易失性存储器去进一步节约buffer的容量，利用低容量buffer去处理ISO/IEC14443-2011协议中超高波特率的大数据量(最大数据量为4Kbyte)的解码，提高buffer的利用率，通过控制模块400决定是否启动转存操作，非易失性存储模块300包括用于写入/写出非易失性存储模块300的一个buffer模块200，若进行数据转存，则首先将解码数据buffer模块100中的数据转存到非易失性存储器的buffer模块200中，待数据传输完成或者非易失性存储器的buffer写满后将数据写入系统非易失性存储器模块300中。结合本专利技术的具体实施方式和附图可以更好更全面的了解本专利技术的方法，本专利技术的方法和思路可以有效的用于处理其他问题，不限于ISO/IEC14443-2011协议中超高波特率的大数据量的解码应用。附图说明图1实现原理图具体实施方式本专利技术的设计思路和方法的核心是利用小容量的buffer去实现ISO/IEC14443-2011协议中超高波特率的大数据量(最大数据量为4Kbyte)的解码，提高buffer的利用率，降低芯片的面积。这里以ISO/IEC14443-2011协议中超高波特率的数据解码进行详细说明，但本专利技术的思想不限于此。如图1本专利技术实现原理图所示，100代表解码数据buffer模块，200代表系统非易失性存储器写入/写出buffer模块，300代表复用的系统非易失性存储模块，400代表控制模块，500代表选择模块。图1中的100代表解码数据buffer模块，我们的设计就本文档来自技高网...
【技术保护点】
一种提高ISO/IEC14443缓存利用率的设计方法和电路，所述系统包括用于解码数据buffer模块、非易失性存储器buffer、用于存放数据的非易失性存储器、用于控制逻辑生成的控制模块和用于数据存取路径选择的选择模块：所述系统的核心是复用系统中原有的非易失性存储模块去完成ISO/IEC14443‑2011协议下解码应用中通过低容量的解码数据buffer模块去处理大数据量的超高波特率的解码，进而提高了解码数据buffer模块的利用率；所述系统中的一个关键点是解码数据buffer容量的确定；所述系统的转存操作是由控制模块进行控制；所述系统的解码数据的存取位置是由选择模块进行控制。
【技术特征摘要】
1.一种提高ISO/IEC14443缓存利用率的设计方法和电路，所述系统包括用于解码数据buffer模块、非易失性存储器buffer、用于存放数据的非易失性存储器、用于控制逻辑生成的控制模块和用于数据存取路径选择的选择模块：所述系统的核心是复用系统中原有的非易失性存储模块去完成ISO/IEC14443-2011协议下解码应用中通过低容量的解码数据buffer模块去处理大数据量的超高波特率的解码，进而提高了解码数据buffer模块的利用率；所述系统中的一个关键点是解码数据buffer容量的确定；所述系统的转存操作是由控制模块进行控制；所述系统的解码数据的存取位置是由选择模块进行控制。2.如权利要求1所述，其特征在于，所述用于解码数据buffer模块的buffer容量通过系统非易失性存储器的写入时间和ISO/IEC14443-2011协议中超高波特率的数据传输速率共同决定，通过计算数据写满解码数据buffer的时间和非易失性存储器写入时间，需要满足数据写满解码数据buffer的时间大于非易失性存储器的写入时间。3.如权利要求1所述，其特征在于，所述用于数据存取路径选择的选择模块通过接收来自控制模块和系统的指示命令...
【专利技术属性】
技术研发人员：毕波，崔浩林，马哲，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：发明
国别省市：北京;11
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