【技术实现步骤摘要】
本公开内容涉及电子设备的领域,并且更特别地涉及具有先入先出存储器电路的双同步电子设备以及相关方法。
技术介绍
在集成电路(IC)中,电路装置的电心跳(electricalheartbeat)是时钟信号,并且它调节其中的多个电路的操作的节奏。在一些诸如片上系统(SoC)之类的相对复杂的IC中,可能存在复杂的系统用于在IC的不同模块(例如处理单元、存储器、外设以及其它专用单元)之间的通信,以便确保遵循系统性能规范。实际上,在特定SoC应用中,一些组件可能在不同时钟速度下操作。在一些SoC应用中,IC可以包括在具有不同时钟频率的设备之间的先入先出(FIFO)队列。例如,FIFO队列可以被设置在诸如微处理器的第一设备与诸如外设或第二微处理器的第二设备之间,该第一设备在FIFO队列中写入信息,该第二设备从FIFO队列读取信息。每个设备以与其自身时钟的速率相等的速率在FIFO队列中读取和写入数据。FIFO队列的存在用于实现在SoC中具有不同时钟频率的两个域的共存。FIFO队列用作用于调节在不同时钟速度下工作的设备之间的数据流动的缓冲器。参照图1至图2,现描述一种针对FIFO存储器队列200的方法。FIFO存储器队列200包括基于第一时钟信号操作的第一写入逻辑电路201、基于第二时钟信号操作的第二读取逻辑电路202、被耦合在这些逻辑电路之间的存储器核203以及同样被耦合在这些逻辑电路之间的指针同 ...
【技术保护点】
一种双同步电子设备,包括:先入先出(FIFO)存储器电路,被配置为存储数据;第一数字电路,被耦合到所述FIFO存储器电路并且被配置为:基于第一时钟信号和写指针来操作,向所述FIFO存储器电路写入数据突发,由此使得所述写指针跳转到新位置,以及在所述FIFO存储器电路中写入与所述新位置相关联的突发指示符;以及第二数字电路,被耦合到所述FIFO存储器电路并被配置为:基于与所述第一时钟信号不同的第二时钟信号来操作,基于读指针,从所述FIFO存储器电路进行读取,以及基于所述突发指示符,将所述读指针同步到所述写指针。
【技术特征摘要】
2014.10.07 US 14/508,1261.一种双同步电子设备,包括:
先入先出(FIFO)存储器电路,被配置为存储数据;
第一数字电路,被耦合到所述FIFO存储器电路并且被配置为:
基于第一时钟信号和写指针来操作,
向所述FIFO存储器电路写入数据突发,由此使得所述写指针
跳转到新位置,以及
在所述FIFO存储器电路中写入与所述新位置相关联的突发
指示符;以及
第二数字电路,被耦合到所述FIFO存储器电路并被配置为:
基于与所述第一时钟信号不同的第二时钟信号来操作,
基于读指针,从所述FIFO存储器电路进行读取,以及
基于所述突发指示符,将所述读指针同步到所述写指针。
2.根据权利要求1所述的双同步电子设备,其中所述第一数字电
路被配置为将所述突发指示符作为标志位写入。
3.根据权利要求1所述的双同步电子设备,其中所述第一数字电
路被配置为将所述突发指示符作为字段值写入。
4.根据权利要求3所述的双同步电子设备,其中所述字段值包括
存储器值,并且突发值指示所述数据突发的长度。
5.根据权利要求3所述的双同步电子设备,其中所述第二数字电
路被配置为从所述FIFO存储器电路并行地读取多个字段值。
6.根据权利要求1所述的双同步电子设备,其中所述第一数字电
路被配置为在所述第一时钟信号的单个时钟周期中在所述FIFO存储
器电路中的多个位置处进行写入。
7.根据权利要求1所述的双同步电子设备,其中所述写指针跳转
到所述新位置包括从当前位置的非连续跳转。
8.根据权利要求1所述的双同步电子设备,其中所述存储器电路
包括处理电路装置和存储器核,所述存储器核被耦合到所述处理电路
\t装置并且被配置为存储用于在所述第一数字电路和所述第二数字电
路之间进行传送的数据。
9.根据权利要求1所述的双同步电子设备,其中所述FIFO存储
器电路包括16-128位双同步FIFO存储器。
10.一种双同步电子设备,包括:
先入先出(FIFO)存储器电路,被配置为存储数据;
第一数字电路,被耦合到所述FIFO存储器电路并且被配置为:
基于第一时钟信号和写指针来操作,
向所述FIFO存储器电路写入数据突发,由此使得所述写指针
跳转到新位置,所述写指针跳转到所述新位置包括从当前位置的非连
续跳转,
在所述第一时钟信号的单个时钟周期中在所述FIFO存储器
电路中的多个位置处进行写入,以及
在所述FIFO存储器电路中写入与所述新位置相关联的突发
指示符;...
【专利技术属性】
技术研发人员:G·谷亚纳西亚,S·M·罗塞利,
申请(专利权)人:意法半导体股份有限公司,
类型:发明
国别省市:意大利;IT
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