一种防止栅极肩部生长SiGe多余物的方法技术

本发明专利技术提供了一种防止栅极肩部生长SiGe多余物的方法，包括：提供包含PMOS区域和NMOS区域的半导体衬底，并且在所述衬底上形成有NMOS栅极结构和PMOS栅极结构，NMOS栅极结构和PMOS栅极结构上形成有第一硬掩模，NMOS栅极结构和PMOS栅极结构的侧壁形成有第一侧墙；在PMOS区域和NMOS区域上形成第一材料层；在第一材料层上形成第二材料层；对第二材料层进行刻蚀以便在NMOS栅极结构和PMOS栅极结构侧壁形成第二侧墙；在PMOS区域和NMOS区域上形成第二硬掩模层；图案化第二硬掩模层，仅仅留下NMOS区域上的部分硬掩模层，并且利用部分硬掩模层执行刻蚀以形成PMOS区域的SiGe源漏U型沟槽；通过刻蚀使SiGe源漏U型沟槽形成为∑型沟槽，并执行PMOS源漏区SiGe外延生长。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，更具体地说，本专利技术涉及一种防止栅极肩部生长SiGe多余物的方法，主要应用在28纳米集成电路，特别是涉及SRAM工艺制造中。
技术介绍
集成电路工艺发展到28纳米及以下时，SiGe的生长以及控制出现了巨大的挑战，特别是工艺窗口的限制。尤其是，进行PMOS区离子植入对第一道侧墙厚度的要求不能过厚。然而，实际上，在SiGeU型刻蚀，四甲基氢氧化铵(TMAH)刻蚀以及SiGe生长之前的清洗过程造成了栅极硬掩模以及侧墙的损失，导致侧墙覆盖栅极的薄膜厚度有限，在生长SiGe时可能生长出SiGe多余物，形成缺陷，生长的大小及生长方向无法控制，对后续的工艺造成影响，甚至导致SRAM没有功能。因此，为了解决了28纳米集成电路中锗硅集成工艺最大的这一工艺挑战，希望能够找到合适的工艺过程以防止PMOS有源区边缘生长出SiGe多余物是特别重要的。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够防止栅极肩部生长SiGe多余物的方法。为了实现上述技术目的，根据本专利技术，提供了一种一种防止栅极肩部生长SiGe多余物的方法，包括：提供包含PMOS区域和NMOS区域的半导体衬底，并且在所述衬底上形成有NMOS栅极结构和PMOS栅极结构，NMOS栅极结构和PMOS栅极结构上形成有第一硬掩模，NMOS栅极结构和PMOS栅极结构的侧壁形成有第一侧墙；在PMOS区域和NMOS区域上形成第一材料层；在第一材料层上形成第二材料层；对第二材料层进行刻蚀以便在NMOS栅极结构和PMOS栅极结构侧壁形成第二侧墙；在PMOS区域和NMOS区域上形成第二硬掩模层；图案化第二硬掩模层，仅仅留下NMOS区域上的部分硬掩模层，并且利用部分硬掩模层执行刻蚀以形成PMOS区域的SiGe源漏U型沟槽；通过刻蚀使SiGe源漏U型沟槽形成为∑型沟槽，并执行PMOS源漏区SiGe外延生长。优选地，第一硬掩模的材料为氮化硅。优选地，第一硬掩模的厚度为20～50nm。优选地，第一侧墙的材料氮化硅。优选地，第一侧墙的厚度为5～10nm。优选地，第二材料层的材料为氮化硅。优选地，第一材料层的材料为氧化硅。优选地，所述防止栅极肩部生长SiGe多余物的方法用于28纳米集成电路制造工艺。优选地，所述防止栅极肩部生长SiGe多余物的方法用于SRAM制造。本专利技术在工艺中增加了一个第二道侧墙工艺，以增加对栅极的保护，从而防止在源漏电极刻蚀以及后续的工艺过程中，第一道侧墙损失过多而在栅极肩部长出锗硅多余物。通过以上方法，本专利技术避免了PMOS栅极肩部生成锗硅多余物，增加了工艺控制能力。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中：图1示意性地示出了根据本专利技术优选实施例的防止栅极肩部生长SiGe多余物的方法的第一步骤。图2示意性地示出了根据本专利技术优选实施例的根据本专利技术优选实施例的防止栅极肩部生长SiGe多余物的方法的第二步骤。图3示意性地示出了根据本专利技术优选实施例的根据本专利技术优选实施例的防止栅极肩部生长SiGe多余物的方法的第三步骤。图4示意性地示出了根据本专利技术优选实施例的防止栅极肩部生长SiGe多余物的方法的第四步骤。图5示意性地示出了根据本专利技术优选实施例的根据本专利技术优选实施例的防止栅极肩部生长SiGe多余物的方法的第五步骤。图6示意性地示出了根据本专利技术优选实施例的根据本专利技术优选实施例的防止栅极肩部生长SiGe多余物的方法的第六步骤。图7示意性地示出了根据本专利技术优选实施例的根据本专利技术优选实施例的防止栅极肩部生长SiGe多余物的方法的第七步骤。图8示意性地示出了根据本专利技术优选实施例的根据本专利技术优选实施例的防止栅极肩部生长SiGe多余物的方法的流程图。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。针对现有技术中的上述技术问题，本专利技术在工艺中增加了一个第二道侧墙工艺，以增加对栅极的保护，从而防止在源漏电极刻蚀以及后续的工艺过程中，第一道侧墙损失过多而在栅极肩部长出锗硅多余物。通过以上方法，本专利技术避免了PMOS栅极肩部生成锗硅多余物，增加了工艺控制能力。图8示意性地示出了根据本专利技术优选实施例的根据本专利技术优选实施例的防止栅极肩部生长SiGe多余物的方法的流程图。具体地，如图8所示，根据本专利技术优选实施例的根据本专利技术优选实施例的防止栅极肩部生长SiGe多余物的方法包括：第一步骤：提供包含PMOS区域100和NMOS区域200的半导体衬底，并且在所述衬底上形成有NMOS栅极结构和PMOS栅极结构，NMOS栅极结构和PMOS栅极结构上形成有第一硬掩模10，NMOS栅极结构和PMOS栅极结构的侧壁形成有第一侧墙20；其中，优选地，第一硬掩模10的材料为氮化硅，第一硬掩模10的厚度为20～50nm。其中，优选地，第一侧墙20的材料氮化硅，第一侧墙20的厚度为5～10nm。第二步骤：在PMOS区域100和NMOS区域200上形成第一材料层30；优选地，第一材料层30的材料为氧化硅。第三步骤：在第一材料层30上形成第二材料层40；优选地，第二材料层40的材料为氮化硅。第四步骤：对第二材料层40进行刻蚀以便在NMOS栅极结构和PMOS栅极结构侧壁形成第二侧墙50；第五步骤：在PMOS区域100和NMOS区域200上形成第二硬掩模层60；第六步骤：图案化第二硬掩模层60，仅仅留下NMOS区域200上的部分硬掩模层70，并且利用部分硬掩模层70执行刻蚀以形成PMOS区域100的SiGe源漏U型沟槽80；第七步骤：通过刻蚀使SiGe源漏U型沟槽80形成为∑型沟槽，并执行PMOS源漏区90的SiGe外延生长。例如，图8所示的防止栅极肩部生长SiGe多余物的方法可有利地用于28纳米集成电路制造工艺。例如，图8所示的防止栅极肩部生长SiGe多余物的方法可有利地用于SRAM制造。本专利技术针对45/40纳米工艺节点，有效避免∑型SiGe外延生长中PMOS有源区边缘多余物的生成，保证了工艺的可控性与可靠性。此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。可以理解的是，虽然本专利技术已以较佳实施例披露如上，然而上述实施例并非用以限定本专利技术。对于任何熟悉本领域的技术人员而言，在不脱离本专利技术技术方案范围情况下，都可利用上述揭示的
技术实现思路
对本专利技术技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本专利技术技术方案的内容，依据本专利技术的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本专利技术技术方案保护的范围内。而且还应该理解的是，本专利技术并不限于此处描述的特定的方法、化合物、材料、制造技术、用法和应用，它们可以变化。还应该理解的是，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本专利技术的范围。必须注意的是，此处的以及所附权利要本文档来自技高网...

【技术保护点】
一种防止栅极肩部生长SiGe多余物的方法，其特征在于包括：提供包含PMOS区域和NMOS区域的半导体衬底，并且在所述衬底上形成有NMOS栅极结构和PMOS栅极结构，NMOS栅极结构和PMOS栅极结构上形成有第一硬掩模，NMOS栅极结构和PMOS栅极结构的侧壁形成有第一侧墙；在PMOS区域和NMOS区域上形成第一材料层；在第一材料层上形成第二材料层；对第二材料层进行刻蚀以便在NMOS栅极结构和PMOS栅极结构侧壁形成第二侧墙；在PMOS区域和NMOS区域上形成第二硬掩模层；图案化第二硬掩模层，仅仅留下NMOS区域上的部分硬掩模层，并且利用部分硬掩模层执行刻蚀以形成PMOS区域的SiGe源漏U型沟槽；通过刻蚀使SiGe源漏U型沟槽形成为∑型沟槽，并执行PMOS源漏区SiGe外延生长。

【技术特征摘要】
1.一种防止栅极肩部生长SiGe多余物的方法，其特征在于包括：提供包含PMOS区域和NMOS区域的半导体衬底，并且在所述衬底上形成有NMOS栅极结构和PMOS栅极结构，NMOS栅极结构和PMOS栅极结构上形成有第一硬掩模，NMOS栅极结构和PMOS栅极结构的侧壁形成有第一侧墙；在PMOS区域和NMOS区域上形成第一材料层；在第一材料层上形成第二材料层；对第二材料层进行刻蚀以便在NMOS栅极结构和PMOS栅极结构侧壁形成第二侧墙；在PMOS区域和NMOS区域上形成第二硬掩模层；图案化第二硬掩模层，仅仅留下NMOS区域上的部分硬掩模层，并且利用部分硬掩模层执行刻蚀以形成PMOS区域的SiGe源漏U型沟槽；通过刻蚀使SiGe源漏U型沟槽形成为∑型沟槽，并执行PMOS源漏区SiGe外延生长。2.根据权利要求1所述的防止栅极肩部生长SiGe多余物的方法，其特征在于，第一硬掩模的材料为氮化硅。3.根据权...

【专利技术属性】
技术研发人员：信恩龙，李润领，关天鹏，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31