SOI射频开关结构及集成电路制造技术

一种SOI射频开关结构及集成电路。SOI射频开关结构包括第一支路和第二支路。而且，所述SOI射频开关结构还包括附加晶体管，其中附加晶体管的源极和漏极通过第五电阻器连接，而且附加晶体管的栅极、源极和漏极分别连接至第二支路的第一个MOS晶体管的栅极、源极和漏极。在本发明专利技术中，射频开关的基本结构包含串联之路和并联支路；本发明专利技术在并联连支路的第一级和/或第二级增加并联的晶体管结构，以使电压分配更加均匀，由此使得第一级和/或第二级的电容变大，从而分压变小。

SOI RF switch structure and integrated circuit

SOI radio frequency switch structure and integrated circuit. The SOI RF switch structure includes a first branch and a second branch. Moreover, the SOI RF switch structure also includes additional transistors, wherein the additional source and drain of the transistor is connected via the fifth resistor, and additional transistor gate, source and drain are respectively connected to the second branch of the first MOS transistor gate, source and drain. In the invention, the basic structure of RF switch includes series and parallel branch road; the invention increases the transistor structure in parallel in parallel connected branch first and / or second, so that the voltage distribution is more uniform, thus making the capacitor first and / or second level change, and partial pressure becomes small.

【技术实现步骤摘要】

本专利技术涉及半导体电路设计及半导体电路制造领域；更具体地说，本专利技术涉及一种SOI射频开关结构，而且本专利技术还涉及一种包含这种SOI射频开关结构的集成电路。
技术介绍
硅材料是半导体行业应用最广泛的主要原材料，大多数芯片都是用硅片制造的。绝缘体上硅(SOI，Silicon-on-insulator)是一种特殊的硅片，其结构的主要特点是在有源层和衬底层之间插入绝缘层(掩埋氧化物层)来隔断有源层和衬底之间的电气连接，这一结构特点为绝缘体上硅类的器件带来了寄生效应小、速度快、功耗低、集成度高、抗辐射能力强等诸多优点。一般，绝缘体上中硅由作为有源层的硅顶层、作为绝缘层的掩埋氧化物层、作为支撑层的硅基底层组成。其中，电路形成在硅顶层(有源层)中。硅基底层一般较厚，其主要作用是为上面的两层(即，硅顶层和掩埋氧化物层)提供机械支撑。图1示意性地示出了根据现有技术的SOI射频开关结构的结构示意图。具体如图1所示，根据现有技术的SOI射频开关结构一般包括：第一支路和第二支路。其中，第一支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第一电阻器R1连接，每个MOS晶体管的栅极通过各自的第二电阻器R2连接第一栅极电压Vg，第一个MOS晶体管的漏极连接至输入信号RF_in，最后一个MOS晶体管的源极连接天线100；其中，第二支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第四电阻器R4连接，每个MOS晶体管的栅极通过各自的第二电阻器R2连接第二栅极电压Vgn，第一个MOS晶体管的漏极连接至输入信号RF_in，最后一个MOS晶体管的源极接地。其中，在Vg＝-VDD(VDD表示集成电路的电源电压)时，SOI射频开关结构处于断开状态。但是，对于图1所示的根据现有技术的SOI射频开关结构，存在各个MOS晶体管级之间的电压偏置分布不平衡的问题(如图2所示)。而电压偏置分布不平衡又会进一步影响电路的功率处理能力(power handle capability)。由此，希望能够提供一种能够有效改善各个MOS晶体管级之间的电压偏置分布不平衡问题的SOI射频开关结构。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效改善各个MOS晶体管级之间的电压偏置分布不平衡问题的SOI射频开关结构。为了实现上述技术目的，根据本专利技术，提供了一种SOI射频开关结构，包括：第一支路和第二支路；其中，第一支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第一电阻器连接，每个MOS晶体管的栅极通过各自的第二电阻器连接第一栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极连接天线；其中，第二支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第三电阻器连接，每个MOS晶体管的栅极通过各自的第四电阻器连接第二栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极接地；而且，所述SOI射频开关结构还包括附加晶体管，其中附加晶体管的源极和漏极通过第五电阻器连接，而且附加晶体管的栅极、源极和漏极分别连接至第二支路的第一个MOS晶体管的栅极、源极和漏极；其中，第一支路和第二支路的每个MOS晶体管的衬底通过电阻接地。而且，为了实现上述技术目的，根据本专利技术，提供了一种SOI射频开关结构，包括：第一支路和第二支路；其中，第一支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第一电阻器连接，每个MOS晶体管的栅极通过各自的第二电阻器连接第一栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极连接天线；其中，第二支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第三电阻器连接，每个MOS晶体管的栅极通过各自的第四电阻器连接第二栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极接地；而且，所述SOI射频开关结构还包括两个附加晶体管，其中每个附加晶体管的源极和漏极通过第五电阻器连接，而且第一个附加晶体管的栅极、源极和漏极分别连接至第二支路的第一个MOS晶体管的栅极、源极和漏极，第二个附加晶体管的栅极、源极和漏极分别连接至第二支路的第二个MOS晶体管的栅极、源极和漏极；其中，第一支路和第二支路的每个MOS晶体管的衬底通过电阻接地。而且，为了实现上述技术目的，根据本专利技术，提供了一种SOI射频开关结构，包括：第一支路和第二支路；其中，第一支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第一电阻器连接，每个MOS晶体管的栅极通过各自的第二电阻器连接第一栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极连接天线；其中，第二支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第三电阻器连接，每个MOS晶体管的栅极通过各自的第四电阻器连接第二栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极接地；而且，SOI射频开关结构还包括两个附加晶体管，其中每个附加晶体管的源极和漏极通过第五电阻器连接；而且第一个附加晶体管的栅极和源极分别连接至第二支路的第一个MOS晶体管的栅极和源极，第一个附加晶体管的漏极连接至第一支路的第一个MOS晶体管的源极；第二个附加晶体管的栅极、源极和漏极分别连接至第二支路的第二个MOS晶体管的栅极、源极和漏极；其中，第一支路和第二支路的每个MOS晶体管的衬底通过电阻接地。优选地，所有第一电阻器的电阻值相等，而且其中第一电阻器的电阻值介于10KΩ至100KΩ之间。优选地，所有第二电阻器的电阻值相等，而且其中第二电阻器的电阻值介于10KΩ至100KΩ之间。优选地，所有第三电阻器的电阻值相等，而且其中第三电阻器的电阻值介于10KΩ至100KΩ之间。优选地，所有第四电阻器的电阻值相等，而且其中第四电阻器的电阻值介于10KΩ至100KΩ之间。优选地，所有第五电阻器的电阻值相等，而且其中第五电阻器的电阻值介于10KΩ至100KΩ之间。优选地，所有第六电阻器的电阻值相等，而且其中第六电阻器的电阻值介于10KΩ至100KΩ之间。而且，为了实现上述技术目的，根据本专利技术，提供了一种包括上述SOI射频开关结构的集成电路。在本专利技术中，射频开关的基本结构包含串联之路和并联支路；本专利技术在并联连支路的第一级和/或第二级增加并本文档来自技高网...

【技术保护点】
一种SOI射频开关结构，其特征在于包括：第一支路和第二支路；其中，第一支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第一电阻器连接，每个MOS晶体管的栅极通过各自的第二电阻器连接第一栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极连接天线；其中，第二支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第三电阻器连接，每个MOS晶体管的栅极通过各自的第四电阻器连接第二栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极接地；而且，所述SOI射频开关结构还包括附加晶体管，其中附加晶体管的源极和漏极通过第五电阻器连接，而且附加晶体管的栅极、源极和漏极分别连接至第二支路的第一个MOS晶体管的栅极、源极和漏极；其中，第一支路和第二支路的每个MOS晶体管的衬底通过电阻接地。

【技术特征摘要】
1.一种SOI射频开关结构，其特征在于包括：第一支路和第二支路；其中，第一支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第一电阻器连接，每个MOS晶体管的栅极通过各自的第二电阻器连接第一栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极连接天线；其中，第二支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第三电阻器连接，每个MOS晶体管的栅极通过各自的第四电阻器连接第二栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极接地；而且，所述SOI射频开关结构还包括附加晶体管，其中附加晶体管的源极和漏极通过第五电阻器连接，而且附加晶体管的栅极、源极和漏极分别连接至第二支路的第一个MOS晶体管的栅极、源极和漏极；其中，第一支路和第二支路的每个MOS晶体管的衬底通过电阻接地。2.一种SOI射频开关结构，其特征在于包括：第一支路和第二支路；其中，第一支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第一电阻器连接，每个MOS晶体管的栅极通过各自的第二电阻器连接第一栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极连接天线；其中，第二支路包括按照前一个MOS晶体管的源极连接至相邻的后一个MOS晶体管的漏极的方式依次并排布置的多个MOS晶体管，其中每个MOS晶体管的源极和漏极通过各自的第三电阻器连接，每个MOS晶体管的栅极通过各自的第四电阻器连接第二栅极电压，第一个MOS晶体管的漏极连接至输入信号，最后一个MOS晶体管的源极接地；而且，所述SOI射频开关结构还包括两个附加晶体管，其中每个附加晶体管的源极和漏极通过第五电阻器连接，而且第一个附加晶体管的栅极、源极和漏极分别连接至第二支路的第一个MOS晶体管的栅极、源极和漏极，第二个附加晶体管的栅极、源极和漏极分别连接至第二支路的第二个MOS晶体管的栅极、源极和漏极；其中，第一支路和第二支路的每个MOS晶体管的衬底通过电阻接地。3.一种SOI射频开关结构，其特征在于...

【专利技术属性】
技术研发人员：刘张李，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31