一种延迟锁相环及其控制方法技术

本发明专利技术提供一种延迟锁相环及其控制方法，所述的一种延迟锁相环，还包括脉冲宽度检测电路和逻辑或电路；脉冲宽度检测电路的输入端连接反馈时钟，输出端输出脉冲宽度检测信号连接逻辑或电路的一个输入端；逻辑或电路的另一个输入端连接占空比校正电路中DCC逻辑控制电路输出的DCC锁定信号，逻辑或电路的输出端输出en_dll连接DLL逻辑控制电路的输入端。本发明专利技术所述的方法通过设置的脉冲宽度检测电路能够将错误的反馈时钟进行过滤并产生相应的检测信号，并通过逻辑或电路将其余DCC锁定信号进行或逻辑处理，能够在避免了由于反馈时钟丢失导致鉴相器输出错误的增加或减少，从而导致DLL逻辑控制电路错误的工作的同时。

【技术实现步骤摘要】

本专利技术涉及数字锁相环，具体为一种延迟锁相环及其控制方法。
技术介绍
现有技术中的延迟锁相环DLL和占空比校正电路DCC的连接如图1所示，其中，延迟锁相环DLL中的DLL鉴相器比较输入时钟和反馈时钟的相位关系，输出增加或减少的信号到DLL逻辑控制电路，逻辑控制电路增加或减少DLL延迟链的长度，直至输入时钟和反馈时钟的相位对齐。其中，DCC锁定以后，时钟_000与时钟_360相差一个时钟周期的相位，时钟_180与时钟_000相差半个时钟周期的相位。时钟_000和时钟_180组合产生组合时钟，时钟_000的上升沿产生组合时钟的上升沿，时钟_180的上升沿产生组合时钟的下降沿，得到占空比为50％的组合时钟。如图2所示，当dll_reset完成后，dll_reset为1状态。DLL逻辑控制电路开始工作。DCC锁定以后的组合时钟的占空比是50％，但是，当DCC刚开始工作时，时钟_360和时钟_000之间相位差很大，经过时钟组合电路后，组合时钟的占空比很小，即高脉冲宽度很小。组合时钟经过反馈电路以后，有可能反馈时钟的高脉冲宽度变得更小甚至丢失，DLL鉴相器接受到输入时钟和错误的反馈时钟后，输出错误的比较结果给DLL逻辑控制电路，导致逻辑控制电路错误的增加或减少DLL延迟链的长度。
技术实现思路
针对现有技术中存在的问题，本专利技术提供一种延迟锁相环及其控制方法，能够避免DLL逻辑控制电路错误的工作。本专利技术是通过以下技术方案来实现：一种延迟锁相环，包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路和反馈电路；DLL延迟链的输入端连接输入时钟，输出端连接占空比校正电路；反馈电路输入端连接占空比校正电路输出的组合时钟，输出端输出反馈时钟连接DLL鉴相器的一个输入端；DLL鉴相器另一个输入端连接输入时钟，输出端连接DLL逻辑控制电路的输入端；DLL逻辑控制电路的输出端连接DLL延迟链的控制端；还包括脉冲宽度检测电路和逻辑或电路；脉冲宽度检测电路的输入端连接反馈时钟，输出端输出脉冲宽度检测信号连接逻辑或电路的一个输入端；逻辑或电路的另一个输入端连接占空比校正电路中DCC逻辑控制电路输出的DCC锁定信号，逻辑或电路的输出端输出en_dll连接DLL逻辑控制电路的输入端。优选的，还包括逻辑与电路；逻辑与电路的两个输入端分别连接en_dll和dll_reset，输出端输出dll_work连接DLL逻辑控制电路的输入端；dll_work用于控制DLL逻辑控制电路是否保持上电状态。优选的，所述的脉冲宽度检测电路包括固定延迟单元和锁存器，锁存器的一个输入端链接反馈时钟，另一个输入端连接固定延时电路输出端，锁存器的输出端输出脉冲宽度检测信号；延时时间能够调整的固定延时单元输入端连接反馈时钟。进一步，当反馈时钟的脉冲宽度小于固定延时单元产生的固定延迟时，锁存器的输出为0。进一步，当反馈时钟的脉冲宽度不小于固定延时单元产生的固定延迟时，锁存器的输出为1。进一步，固定延迟单元的延迟为300ps。一种延迟锁相环的控制方法，包括如下步骤，步骤1，检测反馈时钟脉冲宽度是否大于设定脉冲宽度，并得到脉冲宽度检测信号；当反馈时钟的脉冲宽度小于设定脉冲宽度时，脉冲宽度检测信号输出为0，否则输出为1；步骤2，采集DCC逻辑控制电路输出的DCC锁定信号，当DCC锁定时，DCC锁定信号输出为1，否则为0；步骤3，将脉冲宽度检测信号和DCC锁定信号进行逻辑或处理，得到en_dll输入到DLL逻辑控制电路，从而对DLL延迟链进行控制。优选的，设定脉冲宽度由固定延时单元设定的固定延时产生，当反馈时钟的脉冲宽度小于固定延时单元产生的固定延迟时，脉冲宽度检测信号输出为0，否则输出为1。优选的，将dll_reset和得到的en_dll进行逻辑与处理，得到dll_work输入到DLL逻辑控制电路控制其是否保持上电状态；当dll_work为1时，DLL逻辑控制电路上电工作，当dll_work为0时，DLL逻辑控制电路断电待机。与现有技术相比，本专利技术具有以下有益的技术效果：本专利技术一种延迟锁相环，通过设置的脉冲宽度检测电路能够将错误的反馈时钟进行过滤并产生相应的检测信号，并通过逻辑或电路将其余DCC锁定信号进行或逻辑处理，能够在避免了由于反馈时钟丢失导致鉴相器输出错误的增加或减少，从而导致DLL逻辑控制电路错误的工作的同时；保证当DCC已经锁定后，DLL的正常工作，结构简单，设计合理，能够提高电路工作性能。本专利技术所述的方法在上电以后，DLL逻辑控制电路不是立即开始工作而是处于等待状态。当脉冲宽度检测信号和DCC锁定信号都为0，DLL逻辑控制电路保持上电状态。随着DCC开始工作并增加了DCC延迟链，组合时钟的脉冲宽度增加，当反馈时钟的脉冲宽度大于设定的脉冲宽度后，脉冲宽度检测信号变为1或者DCC锁定信号为1，DLL逻辑控制电路开始工作，接受来自DLL鉴相器的输出信号，增加或减少DLL延迟链的长度。避免了由于反馈时钟丢失导致鉴相器输出错误的增加或减少，从而导致DLL逻辑控制电路错误的工作。当脉冲宽度检测信号为1时,说明反馈时钟的脉冲宽度大于固定脉冲宽度，dll可以安全的开始工作。当DCC锁定信号为1时，说明DCC已经锁定，脉冲宽度不会继续增加，此时继续等待没有意义，所以DLL开始工作。附图说明图1为现有技术中DLL与DCC的连接结构框图。图2为现有技术中DCC中各时钟的时序图。图3为本专利技术实例中所述的延迟锁相环的结构连接框图。图4为本专利技术实例中所述的脉冲宽度检测电路的结构示意图。图5为图4所示电路中输出为0时的时序图。图6为图4所示电路中输出为1时的时序图。具体实施方式下面结合具体的实施例对本专利技术做进一步的详细说明，所述是对本专利技术的解释而不是限定。本专利技术一种延迟锁相环，如图3所示，在原有的延迟锁相环电路上增加脉冲宽度检测电路并输出脉冲宽度检测信号，DCC逻辑控制电路输出DCC锁定信号；脉冲宽度检测信号和DCC锁定信号经过或逻辑后输出DLL可以开始工作的使能信号en_dll，en_dll与DLL的上电复位信号dll_reset经过与逻辑后输出DLL逻辑控制电路的使能信号dll_work到DLL逻辑控制电路。反馈时钟输入到DLL鉴相器和脉冲宽度检测电路，脉冲宽度检测电路检测反馈时钟的脉冲宽度。DCC逻辑控制电路输出DCC锁定信号。脉冲宽度检测电路和DCC锁定信号进行逻辑或的运算，输出en_dll信号。en_dll信号和原有的dll_reset进行逻辑与的运算，输出dll_work信号来控制DLL逻辑控制电路。dll_reset完成以后，dll_reset为1状态，但DLL逻辑控制电路不是立即开始工作而是处于等待状态。当脉冲宽度检测信号和DCC锁定信号都为0，en_dll为0状态，dll_work为DLL逻辑控制电路保持上电状态。随`着DCC开始工作并增加了DCC延迟链，组合时钟的脉冲宽度增加，当反馈时钟的脉冲宽度大于设定的脉冲宽度后，脉冲宽度检测信号变为1或者DCC锁定信号为1，en_dll变为1状态，dll_work也变为1，DLL逻辑控制电路开始工作，接受来自DLL鉴相器的输出信号，增加或减少DLL延迟链的长度。避免了由于反馈时钟丢失导致鉴相器输出错误的增加或减少，从而导致DLL本文档来自技高网...

【技术保护点】
一种延迟锁相环，包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路和反馈电路；DLL延迟链的输入端连接输入时钟，输出端连接占空比校正电路；反馈电路输入端连接占空比校正电路输出的组合时钟，输出端输出反馈时钟连接DLL鉴相器的一个输入端；DLL鉴相器另一个输入端连接输入时钟，输出端连接DLL逻辑控制电路的输入端；DLL逻辑控制电路的输出端连接DLL延迟链的控制端；其特征在于，还包括脉冲宽度检测电路和逻辑或电路；脉冲宽度检测电路的输入端连接反馈时钟，输出端输出脉冲宽度检测信号连接逻辑或电路的一个输入端；逻辑或电路的另一个输入端连接占空比校正电路中DCC逻辑控制电路输出的DCC锁定信号，逻辑或电路的输出端输出en_dll连接DLL逻辑控制电路的输入端。

【技术特征摘要】
1.一种延迟锁相环，包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路和反馈电路；DLL延迟链的输入端连接输入时钟，输出端连接占空比校正电路；反馈电路输入端连接占空比校正电路输出的组合时钟，输出端输出反馈时钟连接DLL鉴相器的一个输入端；DLL鉴相器另一个输入端连接输入时钟，输出端连接DLL逻辑控制电路的输入端；DLL逻辑控制电路的输出端连接DLL延迟链的控制端；其特征在于，还包括脉冲宽度检测电路和逻辑或电路；脉冲宽度检测电路的输入端连接反馈时钟，输出端输出脉冲宽度检测信号连接逻辑或电路的一个输入端；逻辑或电路的另一个输入端连接占空比校正电路中DCC逻辑控制电路输出的DCC锁定信号，逻辑或电路的输出端输出en_dll连接DLL逻辑控制电路的输入端。2.根据权利要求1所述的一种延迟锁相环，其特征在于，还包括逻辑与电路；逻辑与电路的两个输入端分别连接en_dll和dll_reset，输出端输出dll_work连接DLL逻辑控制电路的输入端；dll_work用于控制DLL逻辑控制电路是否保持上电状态。3.根据权利要求1所述的一种延迟锁相环，其特征在于，所述的脉冲宽度检测电路包括固定延迟单元和锁存器，锁存器的一个输入端链接反馈时钟，另一个输入端连接固定延时电路输出端，锁存器的输出端输出脉冲宽度检测信号；延时时间能够调整的固定延时单元输入端连接反馈时钟。4.根据权利要求3所述的一种延迟锁相环，其特征在于，当...

【专利技术属性】
技术研发人员：刘成，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：陕西;61