流水线化级联数字信号处理结构和方法技术

一种在浮点模式或定点模式下操作的电路装置包括接受第一数据输入和生成第一数据输出的第一电路。第一电路包括接受第一数据输入的第一算术元件、布置成与第一算术元件连接的多个流水线寄存器和输出第一数据输出的级联寄存器。电路装置还包括接受第二数据输入和生成第二数据输出的第二电路。第二电路级联到第一电路，使得第一数据输出经由级联寄存器连接到第二数据输入。当第一电路在定点模式下操作时，级联寄存器被选择性地旁路。

【技术实现步骤摘要】

本专利技术涉及一种电路装置，其可以被用于实现流水线化级联数字信号处理(DSP)结构，以减少DSP结构之间的传播延时。
技术介绍
在大规模数字电路诸如但不限于现场可编程门阵列(FPGA)或专用集成电路(ASIC)中，若干DSP结构常常一起工作以实现复杂的任务。为了实现经改进的性能，这些DSP结构常常以高速度操作。虽然已经改进FPGA速度或者备选地ASIC处理速度，但是特别地当遇到可以由基于行的冗余引入的两个DSP结构之间的随机路由选择距离时，一个约束是两个DSP结构之间的传播延迟。例如，当若干DSP结构或块以脉动阵列模式连接来改进系统吞吐量时，操作1GHz FPGA的挑战之一是DSP块之间的互连的效率。一旦已经设计1GHz DSP块，则多个DSP块连接在一起以创建单个结构并且在单个结构中以高速度例如1GHz操作，并且因此期望块之间的高效的互连以改进多块性能。用于在该情况中改进性能的一个方法将是在DSP结构之间添加流水线级。流水线技术可以被用于通过允许不同的功能单元同时操作增强DSP结构的关键路径处的处理速度。然而，流水线化脉动阵列结构可能未正确地操作，因为有时可能干扰使能流。因此，跨越DSP结构的值的求和可能产出不准确的结果，因为流水线深度不再是平衡的。可以添加附加平衡寄存器以平衡延迟，其可能引起附加硬件和逻辑成本。
技术实现思路
根据本专利技术的实施例，呈现了用于改进多块性能的块间配准的数
个架构。因此，根据本专利技术的实施例，提供了接受数据输入和基于所述数据输入而生成数据输出的电路装置。电路装置包括：第一电路块，其还包括第一乘法器电路；第一多个流水线寄存器，其被布置为将第一乘法器电路的操作流水线化；第一加法器电路，其接受来自第一电路块的第一加法器输入和来自第一块间连接的第二加法器电路。电路还包括：第二电路块，其经由第一块间连接级联到第一电路块，所述第一块间连接包括第二乘法器电路；第二多个流水线寄存器，其被布置为将第二乘法器电路的操作流水线化。第二多个流水线寄存器中的一个或多个流水线寄存器选择性地旁路以平衡第一加法器输入和第二加法器输入。根据本专利技术的其他实施例，提供了接受数据输入和基于所述数据输入而生成输出和的电路装置。电路装置包括第一脉动阵列FIR结构，其具有第一加法器电路和放置在第一加法器之前的第一纹波使能寄存器。第一FIR结构由第一纹波使能寄存器重新定时以允许附加流水线贯穿第一脉动阵列FIR结构添加。电路装置还包括经由块间连接被连接到第一脉动阵列FIR结构的第二脉动阵列FIR结构。第一级联流水线寄存器将第一脉动阵列FIR结构和第二脉动阵列FIR结构连接。根据本专利技术的另一实施例，提供了在浮点模式或定点模式下操作的电路装置。电路装置包括接受第一数据输入和生成第一数据输出的第一电路。第一电路包括接受第一数据输入的第一算术元件、与第一算术元件连接布置的多个流水线寄存器和输出第一数据输出的级联寄存器。电路装置还包括接受第二数据输入和生成第二数据输出的第二电路。第二电路级联到第一电路，使得第一数据输出经由级联寄存器连接到第二数据输入。当第一电路在定点模式下操作时，选择性地旁路级联寄存器。例如，针对级联寄存器的连接配置可以是允许级联寄存器选择性地旁路的可选择的连接。根据本专利技术的另一实施例，提供了一种操作级联电路的方法。方法包括经由第一电路内的多个输入寄存器接收数据输入信号。第一电
路包括支持浮点操作的第一算术元件、将第一算术元件的操作流水线化的多个流水线寄存器和连接以使用级联寄存器。响应于第一命令信号，电路选择性地旁路来自多个输入寄存器的一个输入寄存器或者来自多个流水线寄存器的一个流水线寄存器以补偿来自级联寄存器的延迟。然后，电路经由级联寄存器将块间数据信号从第一电路传送到第二电路。附图说明结合附图，根据对以下详细描述的说明书的考虑，本专利技术的进一步的特征、其性质和各种优点将是明显的，其中，相同附图标记自始至终涉及相同部分，并且其中：图1示出了用于两抽头脉动阵列FIR滤波器的DSP块的示例电路图；图2示出了利用纹波使能寄存器操作的可以被视为图1中的DSP块的重新定时版本的DSP块的示例电路图；图3示出了DSP块的示例电路图，其示出具有附加流水线的重新定时DSP块；图4示出了具有DSP块的输出处的级联流水线的一对级联DSP块的示例电路图；图5示出了具有包括一个或多个旁路流水线寄存器的级联流水线的重新定时FIR滤波器的另一示例电路图；图6示出了在浮点模式中配置的DSP块的示例电路图；图7示出了具有在浮点模式中配置的级联寄存器和平衡寄存器的DSP块的示例电路图；图8示出了在流水线化和平衡向量模式中操作的两个相邻DSP块的示例电路图；图9A-F(在下文中统称为“图9”)示出了使用图8中所示的类似流水线和平衡技术的递归向量结构的示例电路；图10-11示出了用于级联流水线化DSP块150a-b的通用结构的
示例电路图，其中图示了图7-9中所示的流水线和平衡技术可以适于任何DSP结构；图12示出了在不要求用于平衡寄存器的附加硬件的情况下具有更多块间寄存器的级联流水线化DSP块的通用结构的备选实施方式中的示例电路图；图13示出了示例电路图，其图示了放置在块间连接202上的冗余寄存器203之前的多路复用器的使用；图14示出了示例电路图，其图示了加法器输入平衡路径103能够于寄存器201(和可以放置在如图12中所示的寄存器201之后的块间流水线203)相结合地用于改进向量结构的稍后的加法器树部分；图15示出了与图4中的电路图类似的另一示例电路图，并且DSP块180c的输入路径平衡寄存器103中的附加的输入平衡寄存器103b已经被旁路以允许块间寄存器203使用；图16示出了图示在浮点模式或定点模式下操作级联DSP块(例如，图6-15中所示的电路结构)的工作流的示例逻辑流程图；以及图17是采用并入本专利技术的可编程逻辑器件的示例性系统的简化框图。具体实施方式除非另外指示，否则以下讨论将基于诸如FPGA的可编程集成电路的示例。然而，应当注意，本文所公开的主题可以使用在任何种类的固定或可编程器件中，包括但不限于专用集成电路(ASIC)。在本专利技术的一些实施例中，当多个DSP块级联以执行大型系统中的一系列任务时，流水线可以在FPGA中的一组级联DSP结构中以提供块间寄存并且因此改进系统性能。信号可以在DSP结构内重新选择路由以在不引入附加寄存器以节省硬件的情况下使用结构中的现有流水线寄存器。例如，脉动阵列有限冲激响应(FIR)滤波器可以使用DSP结构之间的可配置的流水线寄存器，如图1-5中所图示的。浮点结构可以使用乘法器与加法器之间的可配置的寄存器，如图6-8
中所图示的。在一般情况下，浮点结构可以由流水线寄存器重新定时以贯穿较大的系统并且在递归向量模式下平衡延迟，如图10-15中所图示的。图1示出了用于两抽头脉动阵列FIR滤波器的DSP块100的示例电路图。脉动阵列滤波器可以包括多个级联DSP块，例如其中，数据输入301、310连接到级联DSP块的数据输出305、320。在DSP块100内，可以利用使能输入信号(在图1中未示出)对一系列输入寄存器302a-d进行馈送。可以使用单个(平)使能寄存器320a，本文档来自技高网...

【技术保护点】
一种接受数据输入和基于所述数据输入而生成数据输出的电路装置，所述电路装置包括：第一电路块，包括：第一乘法器电路，第一多个流水线寄存器，所述第一多个流水线寄存器将所述第一乘法器电路的操作流水线化，第一加法器电路，所述第一加法器电路接受来自所述第一电路块内的第一加法器输入和来自第一块间连接的第二加法器输入；以及第二电路块，所述第二电路块经由所述第一块间连接级联到所述第一电路块，所述第二电路块包括：第二乘法器电路，第二多个流水线寄存器，所述第二多个流水线寄存器将所述第二乘法器电路的操作流水线化，其中所述第二多个流水线寄存器具有第一可选择的连接配置，使得所述第二多个流水线寄存器中的一个或多个流水线寄存器被配置为被选择性地旁路以平衡所述第一加法器输入和所述第二加法器输入。

【技术特征摘要】
2015.05.20 US 14/717,6571.一种接受数据输入和基于所述数据输入而生成数据输出的电路装置，所述电路装置包括：第一电路块，包括：第一乘法器电路，第一多个流水线寄存器，所述第一多个流水线寄存器将所述第一乘法器电路的操作流水线化，第一加法器电路，所述第一加法器电路接受来自所述第一电路块内的第一加法器输入和来自第一块间连接的第二加法器输入；以及第二电路块，所述第二电路块经由所述第一块间连接级联到所述第一电路块，所述第二电路块包括：第二乘法器电路，第二多个流水线寄存器，所述第二多个流水线寄存器将所述第二乘法器电路的操作流水线化，其中所述第二多个流水线寄存器具有第一可选择的连接配置，使得所述第二多个流水线寄存器中的一个或多个流水线寄存器被配置为被选择性地旁路以平衡所述第一加法器输入和所述第二加法器输入。2.根据权利要求1所述的电路装置，其中所述第一块间连接包括级联寄存器，并且所述级联寄存器被布置在所述第一电路块内、所述第二电路块内或所述第一电路块与所述第二电路块之间。3.根据权利要求1所述的电路装置，其中所述第二电路块还包括：多个平衡寄存器，所述多个平衡寄存器被布置为平衡所述第二多个流水线寄存器，其中，所述多个平衡寄存器中的一个或多个寄存器被配置为选择性地旁路以平衡所述第二电路块。4.根据权利要求1所述的电路装置，其中所述第一加法器输入包括经由所述第一多个流水线寄存器连接到所述第一乘法器电路的第二可选择的连接。5.根据权利要求4所述的电路装置，其中所述第一电路块还包括：多个平衡寄存器，被布置为平衡所述第一多个流水线寄存器，在来自所述多个平衡寄存器的一个或多个寄存器与所述第一多个流水线寄存器的最后一个寄存器之间的第三可选择的连接配置，使得所述一个或多个寄存器被配置为作为延时寄存器重新使用以创建针对所述第一加法器输入的附加延时。6.根据权利要求1所述的电路装置，其中所述第二电路块还包括多个平衡寄存器，所述多个平衡寄存器被布置为平衡所述第二多个流水线寄存器，以及其中，所述第一块间连接被连接到所述第二多个流水线寄存器或所述多个平衡寄存器。7.根据权利要求1所述的电路装置，还包括：第三电路块，所述第三电路块经由第二块间连接级联到所述第二电路块，所述第三电路块包括：第三乘法器电路，第三多个流水线寄存器，所述第三多个流水线寄存器被布置为与所述第三乘法器电路连接，多个平衡寄存器，所述多个平衡寄存器被布置为接近所述第三多个流水线寄存器并且连接到所述第二块间连接，其中：所述多个平衡寄存器中的一个或多个寄存器被选择性地旁路以通过所述第二块间连接平衡数据路径。8.根据权利要求7所述的电路装置，其中所述第一块间连接包括对来自所述第二电路块的第一多路复用输入和来自所述第三电路块的第二多路复用输入进行多路复用的多路复用器元件。9.一种在浮点模式或定点模式下操作的电路装置，所述电路装
\t置包括：第一电路，所述第一电路接受第一数据输入和生成第一数据输出，所述第一电路包括：第一算术元件，所述第一算术元件接受所述第一数据输入，多个流水线寄存器，...

【专利技术属性】
技术研发人员：M·朗哈默，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US