级联开关结构制造技术

本公开涉及级联开关结构。级联开关结构包括：III‑V族晶体管结构，具有第一载流电极、第二载流电极和第一控制电极；半导体MOSFET器件，具有电耦接到第二载流电极的第三载流电极、电耦接到第一控制电极的第四载流电极和第二控制电极；第一二极管，具有电耦接到第一载流电极的第一阴极电极和第一阳极电极；以及第二二极管，具有电耦接到第一电极的第二阳极和电耦接到第四载流电极的第二阴极。本公开一个实施例解决的一个问题是提供半导体器件以提高异质结功率器件的耐用性。根据本公开一个实施例的一个用途是提供了改善的半导体器件，其是成本有效的、对生产集成是高效的并且不影响器件性能。

【技术实现步骤摘要】
本申请是申请日为2015年9月29日、申请号为201520769614.6、技术名称为“半导体器件和级联开关结构”的技术专利申请的分案申请。
本技术一般涉及电子产品，并且特别涉及半导体器件结构以及形成半导体器件的方法。
技术介绍
氮化镓高电子迁移率晶体管(GaN HEMT)，或一般地III族氮化物HEMT，GaN场效应晶体管(FET)，或III族氮化物晶体管(或更一般地III-V族晶体管)是已知的半导体器件，并且由于它们的高击穿电压和高开关速度而经历了增长的使用量。多种应用已将III-V族晶体管与硅二极管一起使用来提供例如箝位结构以防止III-V族晶体管遭受电过应力。例如，一些应用已使用配置成与III-V族晶体管并联的硅二极管，其中阳极连接到III-V族晶体管的源区而阴极连接到III-V族晶体管的漏区。尽管III-V族晶体管已被配置成作为耗尽模式器件工作(即常开)或作为增强模式器件工作(即常关)，耗尽模式器件一直更易于制造。一种提供常关III-V族晶体管方法是在级联配置中将常开III-V族晶体管与常关硅金属氧化物半导体FET(MOSFET)结合。在这样的配置中，常关硅MOSFET串联连接到常开III-V族晶体管(即III-V族晶体管的源极连接到硅MOSFET的漏极)，其中III-V族晶体管的栅极连接到硅MOSFET的源极。非箝位电感开关(UIS)的能力是决定包括III-V族晶体管的功
率半导体器件的耐用性的一个因素。UIS在涉及电感负载的特定应用中是一个重要参数。在开关操作期间，电感器会促成高电压和高电流的条件，这会在功率半导体器件上引起高的电应力。在硅半导体器件中，由于内部二极管的存在，这种器件的雪崩能力帮助器件在能量传送接地之前箝位电压并提供必要电流。然而，在III-V族晶体管器件的情况中，由于缺少内部二极管，雪崩能力不存在。这样，反向电流在UIS条件下将在器件的漏极促成电压升高并最终削弱或损坏器件。这个问题进一步存在于级联配置，因为，除了其它方面以外，III-V族晶体管被放置在负载和硅MOSFET器件之间，而硅MOSFET的内部二极管不能为III-V族晶体管提供保护。相应地，需要结构以及集成和/或制作这样的结构的方法来提高异质结功率器件的耐用性，例如III-V族晶体管器件。如果这些结构和方法是成本有效的、对生产集成是高效的并且不有害地影响器件性能，将会是有益的。
技术实现思路
本公开的一个实施例的一个目的是提供一种半导体器件结构以提高异质结功率器件的耐用性。根据本公开的一个方面，提供了一种半导体器件，其特征在于，所述半导体器件包括：半导体衬底，具有第一主表面和相对的第二主表面；邻近所述第一主表面的异质结构，所述异质结构包括：沟道层；以及在所述沟道层上方的势垒层；第一电极，设置成靠近沟道层的第一部分；第二电极，设置成靠近所述沟道层的第二部分并且与第一电极间隔开；第三电极，设置在所述半导体衬底的第二主表面上；第一控制电极，设置在第一电极与第二电极之间并且配置成控制在所述第一电极和所述第二电极之间的第一电流通道；沟槽电极，延伸穿过异质结构进入半导体衬底，其中沟槽电极电耦接到第一电极；以及箝位器件，设置在半导体衬底中并且电耦接到沟槽电极并且电耦接到第三电极，其中所述箝位器件配置成提供垂直于第一电流通道的第二电流
通道。根据本公开的一种实施例，所述半导体器件包括III-V族晶体管结构；所述第一电极包括覆盖沟槽电极的指状物；所述箝位器件具有比III-V族晶体管结构的额定电压高的击穿电压；以及所述半导体器件进一步包括：引线框，具有管芯焊盘和与管芯焊盘有间隔关系的多个引线，其中第三电极附着到管芯焊盘，而第一电极电耦接到第一引线；以及常关半导体晶体管器件，具有第一载流电极、第二载流电极和第二控制电极，其中：所述第一载流电极电耦接到第三电极并且配置成与地耦接，所述第二载流电极电耦接到第二电极，所述第一控制电极电耦接到第一载流电极，以及所述第二控制电极电耦接到第三引线。根据本公开的另一个方面，提供了一种半导体器件，其特征在于，所述半导体器件包括：半导体衬底，具有第一主表面和相对的第二主表面；邻近所述第一主表面的异质结构，所述异质结构包括：沟道层；以及在沟道层上方的势垒层；第一电极，设置成靠近沟道层的第一部分；第二电极，设置成靠近沟道层的第二部分并且与第一电极间隔开；第一控制电极，设置在第一电极与第二电极之间并且配置成控制在第一电极和第二电极之间的第一电流通道；第一沟槽电极，延伸穿过异质结构进入半导体衬底中，其中第一沟槽电极电耦接到第一电极；以及箝位器件，设置在半导体衬底中并且电耦接到沟槽电极并且电耦接到第三电极，其中所述箝位器件配置成提供第二电流通道。根据本公开的一种实施例，所述第三电极设置在异质结构上，并且与第一电极间隔开并且通过第二沟槽电极电耦接到箝位器件；所述箝位器件包括设置在半导体衬底中的多个背对背二极管；以及所述第二电流通道与第一电流通道横向分隔开。根据本公开的再一个方面，提供了一种半导体器件，其特征在于，所述半导体器件包括：半导体衬底，具有第一主表面和相对的第二主表面；邻近所述第一主表面的异质结构，所述异质结构包括：沟道层；以及在沟道层上方的势垒层；第一电极，设置成靠近沟道层的第一部
分，所述第一电极包括附着到第一焊盘部分的多个第一指状物；第二电极，设置成靠近沟道层的第二部分并且与第一电极间隔开，所述第二电极包括与多个第一指状物交叉并且附着到第二焊盘部分的多个第二指状物；第三电极，设置在半导体衬底的第二主表面上；第一控制电极，设置在第一电极与第二电极之间并且配置成控制在第一电极和第二电极之间的第一电流通道；第四电极，电耦接到半导体衬底靠近第一主表面处并且电耦接到第一电极；以及箝位器件，设置在半导体衬底中并且电耦接到第四电极并且电耦接到第三电极，其中所述箝位器件配置成提供垂直于第一电流通道的第二电流通道。根据本公开的一种实施例，所述箝位器件包括具有第一导电类型并且邻近第四电极的下表面的第一掺杂区，以及所述半导体衬底包括：半导体区域，邻近第一掺杂区本征掺杂；以及第二掺杂区，具有与第一导电类型相反的第二导电类型且邻近第二主表面。根据本公开的再一个方面，提供了一种级联开关结构，其特征在于，所述级联开关结构包括：III-V族晶体管结构，具有第一载流电极、第二载流电极和第一控制电极；半导体MOSFET器件，具有电耦接到第二载流电极的第三载流电极、电耦接到第一控制电极的第四载流电极和第二控制电极；第一二极管，具有电耦接到第一载流电极的第一阴极电极和第一阳极电极；以及第二二极管，具有电耦接到第一电极的第二阳极和电耦接到第四载流电极的第二阴极。根据本公开的一种实施例，所述第一载流电极配置成接收峰值负电压；以及所述第二二极管配置成具有比峰值负电压高的击穿电压。根据本公开的再一个方面，提供了一种级联开关结构，其特征在于，所述级联开关结构包括：常开III-V族晶体管结构，具有第一载流电极、第二载流电极和第一控制电极；常关半导体MOSFET器件，具有电耦接到第二载流电极的第三载流电极、电耦接到第一控制电极的第四载流电极和第二控制电极；以及箝位器件，具有电耦接到第一载流电极的本文档来自技高网...

【技术保护点】
一种级联开关结构，其特征在于，所述级联开关结构包括：III‑V族晶体管结构，具有第一载流电极、第二载流电极和第一控制电极；半导体MOSFET器件，具有电耦接到第二载流电极的第三载流电极、电耦接到第一控制电极的第四载流电极和第二控制电极；第一二极管，具有电耦接到第一载流电极的第一阴极电极和第一阳极电极；以及第二二极管，具有电耦接到第一电极的第二阳极和电耦接到第四载流电极的第二阴极。

【技术特征摘要】
2014.10.28 US 62/069,761;2015.09.14 US 14/853,7201.一种级联开关结构，其特征在于，所述级联开关结构包括：III-V族晶体管结构，具有第一载流电极、第二载流电极和第一控制电极；半导体MOSFET器件，具有电耦接到第二载流电极的第三载流电极、电耦接到第一控制电极的第四载流电极和第二控制电极；第一二极管，具有电耦接到第一载流电极的第一阴极电极和第一阳极电极；以及第二二极管，具有电耦接到第一电极的第二阳极和电耦接到第四载流电极的第二阴极。2.如权利要求1所述的级联开关结构，其特征在于：所述第一载流电极配置成接收峰值负电压；以及所述第二二极管配置成具有比峰值负电压高的击穿电压。3.一种级联开关结构，其特征在于，所述级联开关结构包括：常开III-V族晶体管结构，具有第一载流电极、第二载流电极和第一控制电极；常关半导体MOSFET器件，具有电耦接到第二载流电极的第三载流电极、电耦接到第一控制电极的第四载流电极和第二控制电极；...

【专利技术属性】
技术研发人员：B·帕德玛纳伯翰，P·文卡特拉曼，Z·豪森，刘春利，J·麦克唐纳，
申请(专利权)人：半导体元件工业有限责任公司，
类型：新型
国别省市：美国;US