一种降低芯片功耗的电路制造技术

本实用新型专利技术涉及一种降低芯片功耗的电路，该电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，控制元件另一端可被控制地接地或与负电压输出元件的输出端连接。本实用新型专利技术的方案中，作为负电压输出装置的电荷泵和零阈值管在CMOS工艺中均可以做，方便集成的同时也大大降低了芯片设计和制造成本。

【技术实现步骤摘要】

本技术涉及一种降低芯片功耗的电路。
技术介绍
现有的芯片中，常常通过下拉电阻实现模式的识别。例如，EMARKER芯片就是其中的一种。为提高产品品质、确保使用者体验，USB缆线制造商正大举在Type-C传输线中导入电子标记(E-Marker)晶片，带动相关解决方案需求迅速增温，成为晶片设计业者抢搭USB Type-C顺风车的另一产品研发焦点。Type-C同时可做的事太多，系统的设置(Configuration)情形如支援电流、传输速率等，有很多不同的组合。举例来说，假设某主控端与装置端系统是采用Type-C搭配USB PD的设计，且皆支援5安培(A)电流，若使用者拿仅支援3安培电流的Type-C线缆来串接两部系统，就很可能造成线缆烧毁。因此E-Marker晶片主要系用于Type-C线缆中，让线缆制造商在产品出厂时，可将线缆的规格资料和特性，例如支援的传输率、电力大小，甚至使用状况判断和应变机制，统统烧录在E-Marker晶片中，以便在使用者串接发生问题时，能即时判断并显示警示讯息，或自动调整设置将状况排除，进而确保产品品质及安全。现有的e-marker芯片是通过在vconn端加1K下拉电阻来识别。如图1，识别到5.1K下拉电阻的线为CC，识别到1K下拉电阻的线为Vconn，e-marker芯片是通过在vconn端加1K下拉电阻来识别。Vconn端电压典型值为5V，在1K下拉电阻上回有25mW的功率损耗。现有技术中，采用图2的方案解决，此方案缺点是CMOS工艺中没有JFET，而普通芯片为降低成本都使用CMOS工艺，若需在芯片中集成JFET，芯片的成本会大幅度增加。
技术实现思路
为了解决上述技术问题，本技术提供了一种降低芯片功耗的电路，所述电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，所述下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，所述控制元件另一端可被控制地接地或与负电压输出元件的输出端连接。所述零阈值管接地时，零阈值管导通；所述零阈值管与负电压输出元件的输出端连接时，电荷泵产生-2V的电压，零阈值管关断。所述零阈值管的阈值电压小于或等于-0.7V。所述负电压输出元件为电荷泵，所述电荷泵将正电压转变为负电压。所述电荷泵转变的负电压小于零阈值管的阈值电压。所述控制元件包括第一MOS开关管和第二MOS开关管，所述第一MOS开关管的栅极与第一控制端连接，所述第一MOS开关管的漏极与负电压输出元件的输出端连接，所述第一MOS开关管的源极与零阈值管的栅极连接，第二MOS开关管的栅极与第二控制端连接，所述第二MOS开关管的漏极与负电压输出元件的输出端连接，所述第二MOS开关管的源极与零阈值管的栅极连接。一种降低芯片功耗的方法，包括以下步骤：所述芯片包括用于电压识别的下拉电阻，所述电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，所述下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，所述控制元件另一端可被控制地接地或与负电压输出元件的输出端连接；当处于识别状态时，所述零阈值管接地，零阈值管导通；当不处于识别状态时，所述零阈值管负电压输出元件的输出端与电荷泵的输出端连接，电荷泵产生-2V的电压，零阈值管关断，下拉电阻无功率损耗。一种降低芯片功耗的方法，所述控制元件包括第一MOS开关管和第二MOS开关管，所述第一MOS开关管的栅极与第一控制端连接，所述第一MOS开关管的漏极与负电压输出元件的输出端连接，所述第一MOS开关管的源极与零阈值管的栅极连接，第二MOS开关管的栅极与第二控制端连接，所述第二MOS开关管的漏极接地，所述第二MOS开关管的源极与零阈值管的栅极连接；当处于识别状态时，所述第一控制端无电压输入，第二控制端输入电压，零阈值管接地，零阈值管导通；当不处于识别状态时，所述第一控制端输入电压，第二控制端无电压输入，零阈值管负电压输出元件的输出端与电荷泵的输出端连接，电荷泵产生-2V的电压，零阈值管关断，下拉电阻无功率损耗。一种芯片，所述芯片包括上述的降低芯片功耗的电路。一种电子设备，所述电子设备包括上述的芯片。本技术的方案中，作为负电压输出装置的电荷泵和零阈值管在CMOS工艺中均可以做，方便集成的同时也大大降低了芯片设计和制造成本。参考以下详细说明更易于理解本申请的上述以及其他特征、方面和优点。附图说明图1为现有技术中的一种芯片的模式识别的电路示意图。图2为现有技术中芯片的下拉电阻功耗控制的电路图。图3为本技术的降低芯片功耗电路图。图4为本技术的降低芯片功耗另一种电路图。其中，附图标记如下所示：下拉电阻 R1 控制元件 K1 第一MOS开关管 M1 第二MOS开关管 M2 第一控制端G1 第二控制端 G2零阈值管M0 负电压输出元件F1具体实施方式为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例的附图，对本技术实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于所描述的本技术的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。除非另作定义，此处使用的技术术语或者科学术语应当为本技术所属领域内具有一般技能的人士所理解的通常意义。本技术专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。一种降低芯片功耗的电路，所述电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，所述下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，所述控制元件另一端可被控制地接地或与负电压输出元件的输出端连接。所述零阈值管接地时，零阈值管导通，所述零阈值管与负电压输出元件的输出端连接时，电荷泵产生-2V的电压，零阈值管关断。本技术的零阈值管是指阈值电压小于0 的MOS管，例如，阈值电压为-0.5、-0.7、-1V的MOS管，该MOS管能够在栅极输入0电压时导通，作为一种优选的技术方案，本技术所述零阈值管的阈值电压小于或等于-0.7V。当零阈值管的栅极接入低于阈值电压的负电压，则零阈值管关断，当零阈值管的栅极接地时，零阈值管导通。本技术的负电压输出元件可以是现有技术中的任意一种负电压输出元件，所述负电压输出元件的输出电压应当低于零阈值管的阈值电压，当负电压输出元件将负压输送至零阈值管的栅极，则零阈值管关断，当零阈值管的栅极接地时，零阈值管导通。作为一种优选的技术方案，本技术所述负电压输出元件为电荷泵，所述电荷泵将正电压转变为负电压。所述电荷泵转变的负电压小于零阈值管的阈值电压。作为一种优选的技术方案，所述控制元件包括第一MOS开关管和第二MOS开关管，所述第一MOS开关管的栅极与第一控制端连接，所述第一MOS开关管本文档来自技高网...

【技术保护点】
一种降低芯片功耗的电路，所述电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，所述下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，所述控制元件另一端可被控制地接地或与负电压输出元件的输出端连接。

【技术特征摘要】
1.一种降低芯片功耗的电路，所述电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，所述下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，所述控制元件另一端可被控制地接地或与负电压输出元件的输出端连接。2.根据权利要求1所述的一种降低芯片功耗的电路，其特征在于，所述零阈值管接地时，零阈值管导通，所述零阈值管与负电压输出元件的输出端连接时，电荷泵产生-2V的电压，零阈值管关断。3.根据权利要求1所述的一种降低芯片功耗的电路，其特征在于，所述零阈值管的阈值电压小于或等于-0.7V。4.根据权利要求1所述的一种...

【专利技术属性】
技术研发人员：万利剑，王涛，
申请(专利权)人：成绎半导体技术上海有限公司，
类型：新型
国别省市：上海;31