降低芯片系统功耗的方法、装置及智能变电站调试仪制造方法及图纸

本发明专利技术公开了降低芯片系统功耗的方法、装置及智能变电站调试仪，所述降低芯片系统功耗的方法，用于降低芯片系统的功耗，所述芯片系统包括至少两片建立通信链路的芯片，包括步骤：监测芯片系统接收的数据，判断芯片系统中各芯片的工作状态；根据所述工作状态，控制各芯片的系统时钟，和/或，调整芯片上相关端口的工作状态；所述系统时钟为频率可变的动态系统时钟，所述动态时钟的频率与其工作状态相适应。并公开了相应的装置，以及使用该装置的智能变电站调试仪。本发明专利技术能有效降低多芯片系统的功耗。

【技术实现步骤摘要】
降低芯片系统功耗的方法、装置及智能变电站调试仪
本专利技术属于芯片技术，涉及芯片功耗降低方法、装置，以及使用上述方法、装置所实现的便携式设备，尤其是智能变电站调试系统。
技术介绍
智能变电站是智能电网的重要基础和支撑,对于智能化变电站而言，由于一次设备信号变换、信号采集、控制方式，以及信号传输、全站通信网络模型等方面均发生了较大变化，常规变电站运维技术与调试设备已不能满足智能变电站的发展需求。智能变电站调试中，传统二次回路已不存在，只需测量数字信号正确与否，减少了现场试验工作量，但是增加了各种基于IEC61850标准的IED的试验内容，包括对象模型、通信模型及服务模型的测试。对包括继电保护设备、合并单元、智能终端、通信系统、时间同步系统等在内的智能变电站IED设备和变电站监控系统的调试与运行维护都是新的和重要的发展方向。因此，为了满足上述工作的需要，迫切需要开发便携式智能变电站调试仪。包括便携式智能变电站调试仪在内的调试仪，为了增加调试仪的续航能力，降低仪器硬件上的功耗是重要手段之一。传统的基于FPGA+DSP芯片的产品设计完成后，其功耗是固定的，从而导致其功耗不能有效降低。对于这类设备中，FPGA和DSP正常工作中的功耗包括：FPGA芯片的功耗主要包括：浪涌功耗——当基于SRAM的FPGA芯片通电时，就会引起电流尖峰，这是因为易失性SRAM晶体管最初的逻辑状态不确定。这种电流就是浪涌电流，并且为数百毫安级。基于Flash的FPGA由于采用了“上电即写入（LAPU）”的配置方式，因此浪涌功耗非常小。配置功耗——配置功耗发生在SRAMFPGA芯片写入程序的时候，这个时候系统加电启动并从flash或者EEPROM存储器中下载比特流数据。通常配置时间为几百毫秒，并且电流强度为数百毫安。后编程静态功耗——该功耗是由于FPGA芯片上大量的晶体管在器件没有进行任何工作时也会出现少量的漏电流。这种漏电流在采用深亚微米技术制造的器件中占到了功耗量的很大一部分。而基于Flash的FPGA芯片不需要任何“保持电流”来维持配置数据，因此与其他任何类型的FPGA芯片相比，其静态功耗都是最低的。动态功耗——该功耗是器件正在工作的时候逻辑单元的开关电流引起的。动态功耗与工作电压和开关频率成正比；但是如何在不影响芯片工作性能的前提下，控制好其开关频率是一个棘手的问题，尤其是，如何根据其工作情况，动态、合理地控制其开关频率更是一个悬而未决的难题。而DSP芯片工作中的功耗包括：动态功耗－当逻辑门发生逻辑状态转换并产生内部结点充电所需的开关电流以及P通道及N通道同时暂态开启引起直通电流时，就会出现动态功耗，其可通过公式（其中，Cpd为动态电容，F为开关频率，Vcc为电源电压。其中动态功耗与开关频率呈线性关系）估算其近似值。静态功耗－由于CMOS晶体管存在的各种泄漏造成。端口外设功耗－例如：I2C，UART,RTC,SPI,EMIFA,USB等模块的启用，也会增加DSP的功耗。正如述所述，由于芯片的部分功耗是芯片本身的结构特性所决定的，无法通过外在的技术手段所改变，因此，作为基于FPGA+DSP芯片系统所设计的便携仪器，对芯片动态功耗的控制成为具体应用中实现降低其功耗的可行手段；但是如何实现相应的功耗控制也没有得到有效解决。此外，由于FPGA和DSP正在越来越广泛地应用于智能手机、媒体播放器、游戏机、卫星导航设备以及数码相机/摄像机等便携式设备当中，对于便携式消费电子设备以及医疗、工业，甚至军事便携设备来说，有效降低基于FPGA+DSP芯片系统的功耗对于提升便携设备的性能和续航能力，实现其更佳广泛的应用奠定基础；因此，有效解决FPGA+DSP芯片系统的功耗问题，即是现在没有有效解决的技术难题，也具有广泛的应用需求，具有较大的研究价值和实践意义。
技术实现思路
针对上述不足，本专利技术所要解决的技术问题在于提供一种能够降低芯片系统功耗的方法，装置；进一步地，实现降低基于FPGA+DSP芯片系统的动态功耗方法、装置。以及，应用所述降低芯片系统功耗的方法、装置所实现的智能变电站调试仪器。为了上述目的，本专利技术的技术思想是，为了降低两个以上芯片构成的芯片系统的功耗，通过各个芯片之间的数据信息予以交换，相互控制对方的工作，以保证使用芯片系统的设备在整个工作过程中达到最优功耗。本专利技术所采用技术方案包括：一种降低芯片系统功耗的方法，用于降低芯片系统的功耗，所述芯片系统包括至少两片建立通信链路的芯片，包括步骤：（1）监测芯片系统接收的数据，判断芯片系统中各芯片的工作状态；（2）根据所述工作状态，控制各芯片的系统时钟，和/或，调整芯片上相关端口的工作状态；所述系统时钟为频率可变的动态系统时钟，所述动态时钟的频率与其工作状态相适应。所述方法具体包括，第一芯片收到第一数据，并进行解析；第一芯片根据所述数据情况，确定第二芯片的工作状态，控制第一芯片的系统时钟频率，关闭不需要工作的模块；第一芯片根据拟发送第二芯片的数据，确定第二芯片的工作状态，并生成提供给第二芯片的时钟，并将时钟信号发送到第二芯片；第二芯片获得时钟信号，作为第二芯片的系统时钟，控制DSP工作；第一芯片将相关数据发送到第二芯片，第二芯片收到数据，根据所述数据情况，关闭第二芯片连接的不使用的外设，将其自动调节为空闲状态；第二芯片处理数据；完成数据处理后第二芯片自动进入空闲状态。优选地，具体包括，第二芯片收到第二数据，并进行解析；第二芯片将数据发送到第一芯片，第一芯片收到数据，根据所述数据情况，确定第二芯片的工作状态，控制第一芯片的系统时钟频率，关闭不需要工作的模块；第一芯片根据收到的数据确定第二芯片的工作状态，并生成提供给第二芯片的时钟，并将时钟信号发送到第二芯片；第二芯片获得时钟信号，作为第二芯片的系统时钟，控制DSP工作；第二芯片关闭第二芯片连接的不使用的外设，将其自动调节为空闲状态；第二芯片处理数据；完成数据处理后第二芯片自动进入空闲状态。优选地，所述第一芯片连接一晶振，所述晶振为第一芯片提供一基准信号；所述第一芯片的系统时钟频率和送到第二芯片的时钟信号的频率均由第一芯片根据所述晶振提供的基准信号进行分频、或倍频产生。优选地，分别根据芯片系统不同芯片的性能需求，预设多个等级，在不同的工作状态下，向不同芯片提供不同频率的时钟信号作为其系统时钟、工作时钟。优选地，为所述第一芯片预设的时钟频率包括0MHz、10MHz、100MHz；为所述第二芯片预设的时钟频率包括2MHz、12MHz、24MHz。一种低功耗装置，包括多芯片系统，所述多芯片系统包括建立通信链路的第一芯片、第二芯片及其外围电路，以及一与所述第一芯片连接的晶振，所述晶振为所述第一芯片提供基准信号；所述第一芯片根据所述基准信号产生自身的动态系统时钟，以及为第二芯片提供动态时钟信号；所述第一芯片包括数据采集单元、数据解析单元、数据监测单元、数据接收单元、数据发送单元、时钟控制单元、时钟生成单元；其中：数据采集单元，采集获得所述端口接收并到第一芯片的数据；所示数据采集单元包括时序电路，为第一数据端口的工作提供相应频率的时钟信号，所述时钟信号符合相应的数据采集需要；每个数据端口分别对应不同的数据采集单元；数据解析单元，对时序电路转送来的数据进行解析本文档来自技高网...

【技术保护点】
一种降低芯片系统功耗的方法，用于降低芯片系统的功耗，所述芯片系统包括至少两片建立通信链路的芯片，其特征在于，包括步骤：（1）监测芯片系统接收的数据，判断芯片系统中各芯片的工作状态；（2）根据所述工作状态，控制各芯片的系统时钟，和/或，调整芯片上相关端口的工作状态；所述系统时钟为频率可变的动态系统时钟，所述动态时钟的频率与其工作状态相适应。

【技术特征摘要】
1.一种降低芯片系统功耗的方法，用于降低芯片系统的功耗，所述芯片系统包括至少两片建立通信链路的芯片，其特征在于，包括步骤：（1）监测芯片系统接收的数据，判断芯片系统中各芯片的工作状态；（2）根据所述工作状态，控制各芯片的系统时钟，和/或，调整芯片上相关端口的工作状态；所述系统时钟为频率可变的动态系统时钟，所述动态系统时钟的频率与其工作状态相适应；具体包括，第一芯片收到第一数据，并进行解析；第一芯片根据所述数据情况，确定第二芯片的工作状态，控制第一芯片的系统时钟频率，关闭不需要工作的模块；第一芯片根据拟发送第二芯片的数据，确定第二芯片的工作状态，并生成提供给第二芯片的时钟，并将时钟信号发送到第二芯片；第二芯片获得时钟信号，作为第二芯片的系统时钟，控制第二芯片工作；第一芯片将相关数据发送到第二芯片，第二芯片收到数据，根据所述数据情况，关闭第二芯片连接的不使用的外设，将其自动调节为空闲状态；第二芯片处理数据；完成数据处理后第二芯片自动进入空闲状态。2.如权利要求1所述的方法，其特征在于，具体包括，第二芯片收到第二数据，并进行解析；第二芯片将数据发送到第一芯片，第一芯片收到数据，根据所述数据情况，确定第二芯片的工作状态，控制第一芯片的系统时钟频率，关闭不需要工作的模块；第一芯片根据收到的数据确定第二芯片的工作状态，并生成提供给第二芯片的时钟，并将时钟信号发送到第二芯片；第二芯片获得时钟信号，作为第二芯片的系统时钟，控制第二芯片工作；第二芯片关闭第二芯片连接的不使用的外设，将其自动调节为空闲状态；第二芯片处理数据；完成数据处理后第二芯片自动进入空闲状态。3.如权利要求1-2任一项所述的方法，其特征在于，所述第一芯片连接一晶振，所述晶振为第一芯片提供一基准信号；所述第一芯片的系统时钟频率和送到第二芯片的时钟信号的频率均由第一芯片根据所述晶振提供的基准信号进行分频、或倍频产生。4.如权利要求3所述的方法，其特征在于，分别根据芯片系统不同芯片的性能需求，预设多个等级，在不同的工作状态下，向不同芯片提供不同频率的时钟信号作为其系统时钟和工作时钟。5.如权利要求4所述的方法，其特征在于，为所述第一芯片预设的时钟频率包括0MHz、10MHz、100MHz；为所述第二芯片预设的时钟频率包括2MHz、12MHz、24MHz。6.一种低功耗装置，包括多芯片系统，所述多芯片系统包括建立通信链路的第一芯片、第二芯片及其外围电路，以及一与所述第一芯片连接的晶振，所述晶振为所述第一芯片提供基准信号；所述第一芯片根据所述基准信号产生自身的动态系统时钟，以及为第二芯片提供动态时钟信号；所述第一芯片包括数据采集单元、数据解析单元、数据监测单元、数据接收单元、数据发送单元、时钟控制单元、时钟生成单元；其中：数据采集单元，采集获得各端口接收并需送到第一芯片的数据；所述数据采集单元包括时序电路，为第一数据...

【专利技术属性】
技术研发人员：吴振杰，裘愉涛，王坚俊，盛海华，侯伟宏，王源涛，史宇涛，陈晓刚，夏清泉，符光辉，
申请(专利权)人：国网浙江省电力公司杭州供电公司，成都天进科技有限公司，
类型：发明
国别省市：浙江;33