沟槽引出集成型低压双向瞬时电压抑制器及其制造方法技术

本发明专利技术沟槽引出的集成型低压双向瞬时电压抑制器，包括第一导电类型衬底；在衬底上有第二导电类型的外延层；在第二导电类型外延层上有第一导电类型外延层；第一隔离沟槽进入第一导电类型衬底，并形成第一区域和第二区域；第一区域中由第一导电类型注入区、第二导电类型扩散区及第一类型的外延形成二极管Z1，第一导电类型外延和第二导电类型外延形成二极管D1；第二区域中由第一导电类型注入区、第二导电类型扩散区及第一类型的外延形成二极管Z2，第一导电类型外延和第二导电类型外延形成二极管D2；第二引出沟槽，进入第二导电类型外延层，内填高浓度第二导电类型多晶硅；由第一金属线IO1连接所述二极管Z1和D2，第二金属线IO2连接所述二极管Z2和D1。

【技术实现步骤摘要】

本专利技术涉及沟槽引出的集成型低压双向瞬时电压抑制器及其制造方法，为低压双向瞬时电压抑制器的改良结构，属半导体制造

技术介绍
瞬时电压抑制器（TVS）被广泛的应用在集成电路上，以保护集成电路内部不受突发的过电压带来的损害。目前应用于手机、汽车电子和安防各行业的TVS器件不仅要求具有小的结电容，而且数据端口间或者数据端口和地间还要能承受差分的大电压信号，解决这两个问题传统的做法是在瞬时电压抑制器上串接一个低电容的正向二极管，并用多颗芯片合封，其结果造成封装成本高，产品面积大。随着集成电路工艺尺寸的缩小和工作电压的降低，瞬时电压抑制器的工作电压也随之降低。目前很多瞬时电压抑制器的典型关断电压已经达到3.3V甚至更低，与此同时要求有小的漏电电流。如公告号CN 103840013A公开了一设有势垒齐纳二极管的低压瞬时电压抑制器。该低压瞬时电压抑制器(TVS)是基于一位于N+衬底上的N型外延层内的横向JFET,其由一埋入式P型本体区域与一表面P型区域所形成。该两个P型本体区域间的掺杂级与距离是可选择的,因此该JFET沟道被内建结势垒完全耗尽,由此增加一势垒。该器件在阳极电压低于势垒电压时呈现出低漏电流,并且当阳极电压超过势垒电压时进行电流传导。该器件的结构中还具有一固有的开放式基极垂直NPN结构。在高电流时,电流从该JFET沟道转换流至垂直NPN晶体管,因此提供好的钳制性能。TVS的触发电压与JFET的势垒电压相同,可以通过调整沟道与P型本体区域的宽度、长度、掺杂值来调整。上述专利技术专利所涉及的结构为一种双向的NPN式的瞬时电压抑制器，这种结构不能兼顾低工作电压和低漏电。又如公告号CN 101826716A公开了一设有势垒齐纳二极管的低压瞬时电压抑制器。该低压瞬时电压抑制器(TVS)是基于一位于N+衬底上的N型外延层内的横向JFET,其由一埋入式P型本体区域与一表面P型区域所形成。该两个P型本体区域间的掺杂级与距离是可选择的,因此该JFET沟道被内建结势垒完全耗尽,由此增加一势垒。此器件在阳极电压低于势垒电压时呈现出低漏电流,并且当阳极电压超过势垒电压时进行电流传导。该器件的结构中还具有一固有的开放式基极垂直NPN结构。在高电流时,电流从该JFET沟道转换流至垂直NPN晶体管,因此提供好的钳制性能。TVS的触发电压与JFET的势垒电压相同,可以通过调整沟道与P型本体区域的宽度、长度、掺杂值来调整。这种改良的低压瞬时电压抑制器结构，在低压下有良好的性能，其工艺过程简单，受工艺技术的限制，但这种结构很难做成双向完全对称的瞬时电压抑制器。另外，现有技术中还存在低压双向TVS器件由两组单向TVS并联而成，其封装成本高、面积大，及中低压TVS漏电大的问题。
技术实现思路
本专利技术所要解决的技术问题是：提供一种沟槽引出的集成型低压双向瞬时电压抑制器。不但成本降低且克服中低压TVS漏电大的难题。本专利技术的再一目的在于：提供上述沟槽引出的集成型低压双向瞬时电压抑制器的制造方法。本专利技术上述问题通过下述方案解决：一种沟槽引出的集成型低压双向瞬时电压抑制器，第一导电类型衬底、该导电类衬底的外延层、其特征在于，包括：一个第一导电类型衬底；一个形成在衬底上的第二导电类型的外延层；一个形成在第二导电类型外延层上的第一导电类型外延层；第一隔离沟槽，该沟槽自第一导电类型外延层进入所述第一导电类型衬底，并形成第一区域和第二区域；所述第一区域中形成第一导电类型注入区131、第二导电类型扩散区141以及第一类型的外延121形成二极管Z1，第一区域中第一导电类型外延121和第二导电类型外延111形成二极管D1；所述第二区域中形成第一导电类型注入区、第二导电类型扩散区以及第一类型的外延形成二极管Z2，第二区域中第一导电类型外延和第二导电类型外延形成二极管D2；第二引出沟槽，沟槽内填充高浓度第二导电类型多晶硅，并进入第二导电类型外延层，但不进入第一导电类型衬底；形成第一金属线IO1和第二金属线IO2，所述第一金属线IO1连接所述二极管Z1和D2，所述第二金属线IO2连接所述二极管Z2和D1。本专利技术所提供的瞬时电压抑制器具有双向完全对称的工艺结构，可应用于1.8V-3.3V的工作电压，且具有较小的芯片面积和很低的漏电电流；采用深槽结构实现PN结的隔离，并在沟槽中填入绝缘材料二氧化硅，减小了PN结侧边的漏电，同时有利于减小芯片的面积；采用深槽将第二导电类型的外延引出形成表面电极，并填充高浓度自掺杂的多晶硅，相比传统的用杂质注入的引出方式，这种结构不需要长时间高温退火，占据较小的芯片面积，具有较小的接触电阻，工艺稳定、重复性好。本专利技术中的二极管Z1和二极管Z2具有相同的工艺结构，是由第二导电类型的注入区、第一导电类型的注入区和第一导电类型的外延形成的PN结构成，所形成的浓度梯度使结穿通后有负阻特性，穿通电压大小由浓度调节，并且具有相对低的漏电流。本专利技术中的二极管D1和二极管D2具有相同的工艺结构，由第一导电类型的外延和第二导电类型的外延组成，其中第一导电类型的外延浓度低，击穿电压大，因此结电容小。本专利技术中，Z1与D1串联，Z2与D2串联，由于D1与D2是由低浓度的PN结形成，其击穿电压较大，结电容小，串联后降低了支路电容，因此该结构比一般的双向电压抑制器的电容小。在上述方案基上，所述第一导电类型为P型，所述第二导电类型为N型，所述的第一导电类型衬底为P型衬底，在P型衬底上有N型外延层，在N型外延层上有P型外延层，由第一沟槽隔离结构，自P型外延层进入P型衬底，并形成第一区域和第二区域；所述第一区域中形成P型注入区、第二导电类N型扩散区作为N型发射区，与P型外延层形成二极管Z1，第一区域中P型外延层和第二导电类N型外延形成二极管D1；所述第二区域中形成P型注入区、第二导电类N型扩散区作为N型发射区，与P型外延层形成二极管，第一区域中P型外延层和第二导电类N型外延形成二极管D2；第二沟槽引出结构，沟槽内填充高浓度第二导电类N型多晶硅，并进入第二导电类N型外延层，但不进入第一导电类P型衬底；第一区域的N型发射区上部的金属连接第二区域的引出沟槽上部的金属，形成第一电极IO1，第一区域的引出沟槽上部的金属连接第二区域的N型发射区上部的金属，形成第二电极IO2。优选的，所述第一导电类型的衬底电阻率为0.01Ω.cm-0.1Ω.cm。优选的，所述第二导电类型的外延层电阻率为0.01Ω.cm-0.04Ω.cm，厚度为3µm-10µm，并形成第一区域和第二区域。在上述方案基础上，优选的，所述第一导电类型外延层电阻率为50Ω.cm-150Ω.cm，厚度为4µm-8µm。所述第一隔离沟槽穿过第一导电类型外延层和第二导电类型外延层进入所述第一导电类型衬底，并在衬底中形成第一区域和第二区域，所述隔离沟槽宽度为0.8µm-2µm，其深度为10µm-21µm，在所述的隔离沟槽中填充介质二氧化硅。优选的，在所述的第一区域和第二区域采用离子注入方式进行掺杂，形成第一导电类型的P型基区，其注入剂量为1e14/cm2-1e15/cm2。在所述的第一区域和第二区域采用扩散方式进行掺杂，形成高浓度的第二导电类型的N型发射区。优选的，所述第二引出沟槽穿过第一导电类型外延层，进入所述第二导电本文档来自技高网...

【技术保护点】
一种沟槽引出的集成型低压双向瞬时电压抑制器，第一导电类型衬底、该导电类衬底的外延层，其特征在于，包括：一个第一导电类型衬底；一个形成在衬底上的第二导电类型的外延层；一个形成在第二导电类型外延层上的第一导电类型外延层；第一隔离沟槽，该沟槽自第一导电类型外延层进入所述第一导电类型衬底，并形成第一区域和第二区域；所述第一区域中形成第一导电类型注入区131、第二导电类型扩散区141以及第一类型的外延121形成二极管Z1，第一区域中第一导电类型外延121和第二导电类型外延111形成二极管D1；所述第二区域中形成第一导电类型注入区、第二导电类型扩散区以及第一类型的外延形成二极管Z2，第二区域中第一导电类型外延和第二导电类型外延形成二极管D2;第二引出沟槽，沟槽内填充高浓度第二导电类型多晶硅，并进入第二导电类型外延层，但不进入第一导电类型衬底；形成第一金属线IO1和第二金属线IO2，所述第一金属线IO1连接所述二极管Z1和D2，所述第二金属线IO2连接所述二极管Z2和D1。

【技术特征摘要】
1.一种沟槽引出的集成型低压双向瞬时电压抑制器，第一导电类型衬底、该导电类衬底的外延层，其特征在于，包括：一个第一导电类型衬底；一个形成在衬底上的第二导电类型的外延层；一个形成在第二导电类型外延层上的第一导电类型外延层；第一隔离沟槽，该沟槽自第一导电类型外延层进入所述第一导电类型衬底，并形成第一区域和第二区域；所述第一区域中形成第一导电类型注入区131、第二导电类型扩散区141以及第一类型的外延121形成二极管Z1，第一区域中第一导电类型外延121和第二导电类型外延111形成二极管D1；所述第二区域中形成第一导电类型注入区、第二导电类型扩散区以及第一类型的外延形成二极管Z2，第二区域中第一导电类型外延和第二导电类型外延形成二极管D2;第二引出沟槽，沟槽内填充高浓度第二导电类型多晶硅，并进入第二导电类型外延层，但不进入第一导电类型衬底；形成第一金属线IO1和第二金属线IO2，所述第一金属线IO1连接所述二极管Z1和D2，所述第二金属线IO2连接所述二极管Z2和D1。2.根据权利要求1所述的一种沟槽引出的集成型低压双向瞬时电压抑制器，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，所述的第一导电类型衬底为P型衬底101，在P型衬底上有N型外延层111，在N型外延层111上有P型外延层121，由第一沟槽隔离结构，自P型外延层121进入P型衬底，并形成第一区域和第二区域；所述第一区域中形成P型注入区131、第二导电类N型扩散区141作为N型发射区，与P型外延层121形成二极管Z1，第一区域中P型外延层121和第二导电类N型外延111形成二极管D1；所述第二区域中形成P型注入区131、第二导电类N型扩散区141作为N型发射区，与P型外延层121形成二极管Z2，第一区域中P型外延层121和第二导电类N型外延111形成二极管D2；第二沟槽引出结构，沟槽内填充高浓度第二导电类N型多晶硅，并进入第二导电类N型外延层，但不进入第一导电类P型衬底；第一区域的N型发射区上部的金属连接第二区域的引出沟槽上部的金属，形成第一电极IO1，第一区域的引出沟槽上部的金属连接第二区域的N型发射区上部的金属，形成第二电极IO2。3.根据权利要求1或2所述的一种沟槽引出的集成型低压双向瞬时电压抑制器，其特征在于，所述第一导电类型的衬底电阻率为0.01Ω.cm-0.1Ω.cm。4.根据权利要求1或2所述的一种沟槽引出的集成型低压双向的瞬时电压抑制器，其特征在于，所述第二导电类型的外延层电阻率为0.01Ω.cm-0.04Ω.cm，厚度为3µm-10µm。5.根据权利要求1或2所述的一种沟槽引出的集成型低压双向的瞬时电压抑制器，其特征在于，所述第一导电类型外延层电阻率为50Ω.cm-150Ω.cm，厚度为4µm-10µm。6.根据权利要求1或2所述的一种沟槽引出的集成型低压双向的瞬时电压抑制器，其特征在于，所述隔离沟槽穿过第一导电类型...

【专利技术属性】
技术研发人员：吕海凤，赵德益，赵志方，王允，霍田佳，张啸，苏亚兵，苏海伟，
申请(专利权)人：上海长园维安微电子有限公司，
类型：发明
国别省市：上海;31