利用转动式双宽深比截留法减少缺陷制造技术

所揭露的是一种用于制造具有更低缺陷密度的异质磊晶生长晶格不匹配半导体层的结构及方法。使用第一ART沉积程序，在下沟槽中晶格不匹配结晶基板的上表面上磊晶生长第一半导体层。接着，沿着水平平面将该结构转动90°，并且使用第二ART沉积程序，在上沟槽中第一半导体层的上表面上磊晶生长第二半导体层。如此，使得第二半导体层的上部分实质没有磊晶缺陷。

【技术实现步骤摘要】

本专利技术的具体实施例大体上是关于半导体装置，并且更尤指使用转动式双宽深比截留(ART)程序在半导体基板上异质磊晶生长的材料中降低缺陷密度的结构及方法。
技术介绍
在先进的互补式金属氧化物半导体(CMOS)技术中，晶格不匹配层(即：硅上锗、硅上III-V族化合物、锗上III-V族化合物)的异质磊晶生长(heteroepitaxial growth)具有实务应用。然而，使用习用的制造方法将锗或III-V族化合物整合到由硅及/或其它结晶介电材料所制成的习知基板有挑战性，这是因为两种材料的结晶晶格结构之间的不匹配可能导致产生的磊晶结构中形成高缺陷。晶格不匹配生成错位(dislocation)，该等错位是在晶体结构的生长期间所形成的结晶缺陷，最终影响所制造的结晶结构的特性。一种用以减少磊晶生长结晶结构中错位的习知方法是宽深比截留法(aspect ratio trapping，ART)。ART是一种在沟槽中生长晶格不匹配半导体结构的磊晶沉积程序，藉此得以在沟槽底部截留磊晶缺陷。然而，即使用了ART程序，相当大量的缺陷仍可能顺着平行于沟槽的方向传播至磊晶的表面，其中这些缺陷影响磊晶生长结晶结构的品质。
技术实现思路
根据一具体实施例，提供一种减少半导体层中结晶缺陷的方法。本方法可包括：进行第一宽深比截留(ART)程序以在基板上形成第一半导体层，其中，该第一半导体层具有与第一介电层接触的侧壁，并且其中，该第一介电层具有顺着第一方向纵向延展的长度；以及进行第二ART程序以在该第一半导体层上形成第二半导体层，其中，该第二半导体层具有与第二介电层接触的侧壁，并且其中，该第二介电层具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向。根据另一具体实施例，提供一种减少半导体层中结晶缺陷的方法。本方法可包括：在基板上形成第一介电层；在该第一介电层中形成下沟槽，其中，该下沟槽使该基板的上表面曝露，并且其中，该下沟槽具有顺着第一方向纵向延展的长度；使用第一高宽深比截留(ART)程序在该下沟槽中形成第一半导体层，其中，该第一半导体层具有与该第一介电层的上表面实质齐平的上表面；在该第一半导体层及该第一介电层上形成第二介电层；在该第二介电层中形成上沟槽，其中，该上沟槽使该第一半导体层的该上表面及该第一介电层的该上表面曝露，并且其中，该上沟槽具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向；以及使用第二高宽深比截留(ART)程序在该上沟槽中形成第二半导体层，其中，该第二半导体层具有与该第二介电层的上表面实质齐平的上表面。根据另一具体实施例，提供一种减少半导体层中结晶缺陷的结构。该结构可包括：基板；第一半导体层，位在该基板上，其中，该第一半导体层具有顺着第一方向纵向延展的长度；第一介电层，位在该基板上相邻于并且接触该第一半导体层，其中，该第一介电层具有顺着第一方向纵向延展的长度；以及第二半导体层，位在该第一半导体层及该第一介电层上，其中，该第二半导体层具有比该第一半导体层的结晶结构小大约1％而不匹配的结晶晶格结构，并且其中，该第二半导体层具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向。附图说明以下详细说明是以实施例的方式描述，而且用意不在于仅将本专利技术局限于此，搭配附图将会最容易领会以下的详细说明，附图中可能未显示所有结构。图1A为俯视图而图1B为截面图，根据本专利技术的一具体实施例，两图绘示基板上所沉积第一介电层的初步结构。图2A为俯视图而图2B为截面图，根据本专利技术的一具体实施例，两图绘示图案化第一介电层。图3A为俯视图而图3B为截面图，根据本专利技术的一具体实施例，两图绘示磊晶生长第一半导体层。图4A为俯视图而图4B为截面图，根据本专利技术的一具体实施例，两图绘示形成第二介电层。图5A为俯视图而图5B为截面图，根据本专利技术的一具体实施例，两图绘示图案化第二介电层。图6A为俯视图而图6B为截面图，根据本专利技术的一具体实施例，两图绘示磊晶生长第二半导体层。图7A为俯视图而图7B为截面图，根据本专利技术的一具体实施例，两图绘示移除第二介电层的上部分。该等图式不一定有按照比例。该等图式仅为示意图，用意不在于描述本专利技术的特定参数。该等图式用意仅在于绘示本专利技术的典型具体实施例。在图式中，相似的符号代表相似的元件。具体实施方式本文中揭露的是权利要求书中的结构及方法的详细具体实施例；然而，可了解的是，权利要求书中的结构及方法可用各种形式来体现，揭露的具体实施例仅具有说明性质。然而，本专利技术可用许多不同形式来体现，而且不应视为局限于本文中所提的例示性具体实施例。反而，提供这些例示性具体实施例是要本揭露透彻且完整，并且传达本专利技术的范畴予所属
中具有通常知识者。在以下说明中，为了能够透彻了解本专利技术，提供许多特定细节，例如：特定结构、组件、材料、尺寸、处理步骤及技术。然而，所属
中具有通常知识者将领会的是，无这些特定细节也可实践本专利技术。在其它实例中，为了避免混淆本专利技术，未详述众所周知的结构或处理步骤。将了解的是，作为层件、区域或基板的元件若称为位在另一元件“上”或“上方”，则可直接位在该另一元件上，或者也可存在中介元件。相比之下，一元件若是称为“直接”位在另一元件“上”或“直接”位在另一元件上方，则可以不存在中介元件。也将了解的是，一元件若称为位在另一元件“下方”、“下面”或“底下”，则可直接位在该另一元件下方或底下，或者可存在中介元件。相比之下，一元件若是称为“直接”位在另一元件“下方”或“直接”位在另一元件“底下”，则可以不存在中介元件。为了不混淆本专利技术具体实施例的介绍，在以下的详细说明中，所属
已知的一些处理步骤或操作可为了介绍且为了描述起见而结合在一起，并且在一些实例中未予以详加说明。在其它实例中，所属
已知的一些处理步骤或操作可能根本未加以说明。应了解的是，以下说明反而聚焦于本专利技术各项具体实施例独特的特征或元件。“III-V族化合物半导体”一词于本文中使用时，表示包括出自元素周期表第III族(B、Al、Ga、In)至少一种元素、及出自元素周期表第V族(N、P、As、Sb、Bi)至少一种元素的半导体材料。III-V族化合物半导体典型可以是III-V族元素的二元合金、三元合金、或四元合金。可在本专利技术中使用的III-V族化合物半导体的实施例包括但不限于GaAs、InAs、InP、InGaAs、InAlAs、InAlAsSb、InAlAsP、AlInGaP、InGaAsP、及其合金。于本文中使用时，“磊晶”是指在结晶基板上沉积结晶覆盖层，而“异质磊晶”具体是指利用彼此不同的材料所进行的磊晶。异质磊晶隐含着虽然多种材料及多种晶体结构可能不等同，该等晶体结构仍然有关系，基板或下伏层(underlying layer)成为覆盖层的晶体结构的模板。在磊晶沉积程序中，来源气体所提供的化学反应剂受到控制，而系统参数设定成使得沉积原子以足以在半导体基板的沉积表面上绕动的能量抵达该沉积表面，并且沉积原子本身的取向符合沉积表面的原子的晶体排列。因此，磊晶半导体材料与其上形成的沉积表面具有相同或非常类似的结晶特性。举例而言，{100本文档来自技高网...

【技术保护点】
一种减少半导体层中结晶缺陷的方法，其包含：进行第一宽深比截留(ART)程序以在基板上形成第一半导体层，其中，该第一半导体层具有与第一介电层接触的侧壁，并且其中，该第一介电层具有顺着第一方向纵向延展的长度；以及进行第二宽深比截留程序以在该第一半导体层上形成第二半导体层，其中，该第二半导体层具有与第二介电层接触的侧壁，并且其中，该第二介电层具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向。

【技术特征摘要】
2015.04.07 US 14/680,3281.一种减少半导体层中结晶缺陷的方法，其包含：进行第一宽深比截留(ART)程序以在基板上形成第一半导体层，其中，该第一半导体层具有与第一介电层接触的侧壁，并且其中，该第一介电层具有顺着第一方向纵向延展的长度；以及进行第二宽深比截留程序以在该第一半导体层上形成第二半导体层，其中，该第二半导体层具有与第二介电层接触的侧壁，并且其中，该第二介电层具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向。2.如权利要求1所述的方法，其中，该第二半导体层包含与该第一半导体层相同的材料。3.如权利要求1所述的方法，其中，该第二半导体层的结晶晶格比该第一半导体材料的结晶晶格小1％而不匹配。4.如权利要求1所述的方法，其中，该基板与该第一半导体层之间的结晶晶格不匹配所引起的晶体缺陷是集中在该第一半导体层中，并且仅伸入该第二半导体层的下部分。5.如权利要求1所述的方法，其中，该第二半导体层中的错位密度范围是自大约102个错位/cm2至大约104个错位/cm2。6.如权利要求1所述的方法，其中，该第一宽深比截留程序包含：在该基板上形成该第一介电层；在该第一介电层中形成下沟槽，其中，该下沟槽使该基板的上表面曝露；以及在该下沟槽中磊晶生长该第一半导体层。7.如权利要求6所述的方法，其中，该下沟槽具有范围自大约1:2至大约1:10的宽度对深度比。8.如权利要求1所述的方法，其中，该第二宽深比截留程序包含：在该第一半导体层及该第一介电层上形成该第二介电层；在该第二介电层中形成上沟槽，其中，该上沟槽使该第一半导体层及该第一介电层的上表面曝露，并且其中，该上沟槽垂直于下沟槽；以及在该上沟槽中磊晶生长该第二半导体层。9.如权利要求8所述的方法，其中，该上沟槽具有范围自大约1:2至大约1:10的宽度对深度比。10.如权利要求8所述的方法，其中，该上沟槽的宽度均等于经选择鳍宽或主动区宽度。11.一种方法，其包含：在基板上形成第一介电层；在该第一介电层中形成下沟槽，其中，该下沟槽使该基板的上表面曝露，并且其中，该下沟槽具有顺着第一方向纵向延展的长度；使用第一高宽深比截留(ART)程序在该下沟槽中形成第一半导体层，其中，该第一半导体层具有与该第一介电层的上表面实质齐平的上表面；在...

【专利技术属性】
技术研发人员：K·E·福格尔，J·R·霍尔特，P·凯尔贝，A·雷兹尼切克，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY