移位寄存单元、移位寄存器及显示面板制造技术

本申请公开了移位寄存单元、移位寄存器及显示面板。所述移位寄存单元用于驱动显示面板上的扫描线，包括锁存器、逻辑运算电路以及缓冲器；锁存器包括第一信号输出端；逻辑运算电路包括第一晶体管、第二晶体管和第一输入端，其中，第一晶体管和第二晶体管的沟道类型不同，第一输入端与第一信号输出端连接；缓冲器的输入端与逻辑运算电路的输出端连接，缓冲器的输出端与扫描线连接。本申请公开的移位寄存单元、移位寄存器及显示面板能够简化边框范围内的电路结构，有效缩小了边框面积，有利于窄边框的设计。

【技术实现步骤摘要】

本申请涉及显示
，具体涉及显示驱动
，尤其涉及移位寄存单元、移位寄存器及显示面板。
技术介绍
显示面板的边框区域内设有栅极驱动电路，通常栅极驱动电路包括多个级联的移位寄存单元。图1所示为现有的一种移位寄存单元的电路结构示意图，在图1中，移位寄存单元100包括两个时钟信号输入端CK11和CK12、高电平信号输入端Vgh1、低电平信号输入端Vgl1、移位信号输入端Stv11、移位信号输出端Next1、重置信号端RST1、栅极驱动信号输出端Gout1、锁存器111、与非门112以及缓冲电路113。其中锁存器11包括12个TFT(薄膜晶体管，Thin Film Transistor)，与非门112包括4个TFT，缓冲电路113包括6个TFT，重置单元114包括1个TFT，即一级移位寄存单元至少包括23个TFT。为了适应窄边框的需求，需要优化移位寄存单元的电路结构，减少移位寄存单元中电路元件的数量，以缩小显示面板的边框尺寸。
技术实现思路
为了解决上述技术问题，本申请提供了移位寄存单元、移位寄存器及显示面板。第一方面，本申请提供了一种移位寄存单元，用于驱动显示面板上的扫描线，移位寄存单元包括锁存器、逻辑运算电路以及缓冲器；锁存器包括第一信号输出端；逻辑运算电路包括第一晶体管、第二晶体管和第一输入端，其中，第一晶体管和第二晶体管的沟道类型不同，第一输入端与第一信号输出端连接；缓冲器的输入端与逻辑运算电路的输出端连接，缓冲器的输出端与扫描线连接。第二方面，本申请提供了一种移位寄存器，包括N个级联的上述移位寄存单元，其中N为正整数。第三方面，本申请提供了一种显示面板，包括多条扫描线以及上述移位寄存器，其中，移位寄存器中每一级移位寄存单元的输出端分别与一条扫描线连接。本申请提供的移位寄存单元、移位寄存器和显示面板，减少了现有移位寄存单元设计中的晶体管数量，简化了移位寄存单元的电路结构，有利于显示面板窄边框的设计，并且能够在保证电路稳定工作的同时降低移位寄存器的功耗。附图说明通过阅读参照以下附图所作的对非限制性实施例详细描述，本申请的其它特征、目的和优点将会变得更明显：图1是现有的一种移位寄存单元的电路结构示意图；图2是本申请提供的移位寄存单元的一个实施例的结构示意图；图3是本申请提供的移位寄存单元中的锁存器的一个实施例的结构示意图；图4是本申请提供的移位寄存单元的一个实施例的具体电路结构示意图；图5是本申请提供的移位寄存单元的另一个实施例的具体电路结构示意图；图6是本申请实施例提供的移位寄存单元的一个工作时序示意图；图7是本申请提供的移位寄存器的一个实施例的结构示意图；图8是本申请提供的移位寄存器的另一个实施例的结构示意图。具体实施方式下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关专利技术，而非对该专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关专利技术相关的部分。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。请参考图2，其示出了本申请提供的移位寄存单元的一个实施例的结构示意图。其中，移位寄存单元200用于驱动显示面板上的扫描线。如图2所示，移位寄存单元200包括锁存器21、逻辑运算电路22以及缓冲器23。锁存器21包括第一信号输出端Out1，逻辑运算电路包括第一晶体管M1、第二晶体管M2以及第一输入端In2。其中，第一晶体管M1和第二晶体管M2的沟道类型不同，第一输入端In2与第一信号输出端Out1连接。缓冲器23的输入端In3与逻辑运算电路22的输出端Out2连接，缓冲器23的输出端Out3与扫描线G连接。在本实施例中，锁存器21通过第一信号输出端Out1向逻辑运算电路22提供第一信号，逻辑运算电路22用于对第一信号和一个时钟信号CK进行与运算，或者逻辑运算电路22用于对第一信号和一个时钟信号CK的反相信号进行或运算，缓冲器23可以用于对逻辑运算电路22输出的信号进行稳压处理。进一步地，锁存器21可以包括输入端In1，锁存器的输入端In1可以用于接收栅极信号。锁存器21可以用于传输和锁存栅极信号，逻辑运算电路22和缓冲器23对栅极信号移位、稳压后输出。上述实施例提供的移位寄存单元200可以实现栅极信号的移位，通过将移位寄存单元200简化为由锁存器21、包含两个不同沟道类型的晶体管的逻辑运算电路22和缓冲器23构成的电路结构，能够缩小移位寄存单元200所占用的边框面积，有利于边框的进一步减小。在一些实施例中，移位寄存单元200还包括输入信号端和第一节点。移位寄存单元200的输入信号端可以为上述实施例中移位寄存单元200的锁存器21的输入端In1，用于输入栅极信号。锁存器21可以进一步包括第一时钟反相器、第二时钟反相器和第一反相器。进一步参考图3，其示出了本申请提供的移位寄存单元中的锁存器的一个实施例的结构示意图。其中，移位寄存单元包括锁存器、逻辑运算电路、缓冲器、输入信号端IN和第一节点N1。锁存器300包括第一信号输出端Out；逻辑运算电路包括第一晶体管、第二晶体管和第一输入端，第一晶体管和第二晶体管的沟道类型不同，第一输入端与第一信号输出端Out连接；缓冲器的输入端与逻辑运算电路的输出端连接，缓冲器的输出端与扫描线连接。如图3所示，锁存器300包括第一时钟信号输入端CK1、第一时钟反相器31、第二时钟反相器32以及第一反相器R1。第一时钟反相器31包括第一控制端311，第二时钟反相器32包括第二控制端321。其中，第一控制端311输入的信号和第二控制端321输入的信号由第一时钟信号输入端CK1输入的信号控制。具体地，第一控制端311与第一时钟信号输入端CK1连接，其输入的信号为第一时钟信号输入端CK1输入的信号；第二控制端321经过反相器R0与第一时钟信号输入端CK1连接，其输入的信号为第一时钟信号输入端CK1输入的信号的反相信号，即第一控制端311输入的信号和第二控制端321输入的信号互为反相信号。第一时钟反相器31的输入端313与输入信号端IN连接，第二时钟反相器32的输入端323与第一反相器的输出端332连接，第一时钟反相器的输出端314和第二时钟反相器的输出端324与第一节点N1连接。第一反相器R1的输入端331与第一节点N1连接。第一信号输出端Out与第一节点N1连接或第一信号输出端Out与第一反相器R1的输出端332连接。在本实施例中，第一时钟信号输入端CK1输入高电平信号时，第一时钟反相器31等效为一个反相器，此时第一时钟反相器31的输出端314输出的信号为第一时钟反相器31的输入信号端IN输入的信号的反相信号；第二时钟反相器32不工作，第二时钟反相器32的输出端324处于悬空状态，第一节点N1的电位信号为输入信号端IN输入的信号。第一时钟信号输入端CK1输入低电平信号时，第一时钟反相器31不工作，第一反相器31的输出端314为悬空状态；第二时钟反相器32等效为一个反相器，此时第二时钟反相器32的输出端324输出的信号为第一节点N1的电位信号经过两次反相之后的信号，即与第一节点N1的电位信号相同。锁存器300还包括第二信号输出端Next，本文档来自技高网...

【技术保护点】
一种移位寄存单元，用于驱动显示面板上的扫描线，其特征在于，所述移位寄存单元包括锁存器、逻辑运算电路以及缓冲器；所述锁存器包括第一信号输出端；所述逻辑运算电路包括第一晶体管、第二晶体管和第一输入端，其中，所述第一晶体管和所述第二晶体管的沟道类型不同，所述第一输入端与所述第一信号输出端连接；所述缓冲器的输入端与所述逻辑运算电路的输出端连接，所述缓冲器的输出端与所述扫描线连接。

【技术特征摘要】
1.一种移位寄存单元，用于驱动显示面板上的扫描线，其特征在于，所述移位寄存单元包括锁存器、逻辑运算电路以及缓冲器；所述锁存器包括第一信号输出端；所述逻辑运算电路包括第一晶体管、第二晶体管和第一输入端，其中，所述第一晶体管和所述第二晶体管的沟道类型不同，所述第一输入端与所述第一信号输出端连接；所述缓冲器的输入端与所述逻辑运算电路的输出端连接，所述缓冲器的输出端与所述扫描线连接。2.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括输入信号端以及第一节点；所述锁存器包括第一时钟反相器、第二时钟反相器和第一反相器；所述第一时钟反相器包括第一控制端，所述第二时钟反相器包括第二控制端，所述第一控制端输入的信号和所述第二控制端输入的信号互为反相信号；所述第一时钟反相器的输入端与所述输入信号端连接，所述第二时钟反相器的输入端与所述第一反相器的输出端连接，所述第一时钟反相器的输出端和所述第二时钟反相器的输出端与所述第一节点连接；所述第一反相器的输入端与所述第一节点连接；所述第一信号输出端与所述第一节点连接或所述第一信号输出端与所述第一反相器的输出端连接。3.根据权利要求2所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第二时钟信号输入端；所述逻辑运算电路还包括第二输入端；所述第二输入端与所述第二时钟信号输入端连接。4.根据权利要求3所述的移位寄存单元，其特征在于，所述第一晶体管的栅极和所述第二晶体管的栅极与所述第二输入端连接；所述第一晶体管的第二极和所述第二晶体管的第二极与所述逻辑运算电路的输出端连接。5.根据权利要求4所述的移位寄存单元，其特征在于，所述第一晶体管的第一极与所述第一输入端连接，所述第一信号输出端与所述第一节点连接，所述第二晶体管的第一极与所述第一电压信号输入端连接。6.根据权利要求5所述的移位寄存单元，其特征在于，所述缓冲器包括第二反相器；所述第二反相器的输入端与所述逻辑运算电路的输出端连接，所述第二反相器的输出端与所述缓冲器的输出端连接。7.根据权利要求4所述的移位寄存单元，其特征在于，所述第一晶体管的第一极与所述第一输入端连接，所述第一信号输出端与所述第一反相器的输出端连接，所述第二晶体管的第一极与所述第二电压信号输入端连接。8.根据权利要求7所述的移位寄存单元，其特征在于，所述缓冲器包括第三反相器和第四反相器；所述第三反相器的输入端与所述逻辑运算电路的输出端连接，所述第三反相器的输出端与所述第四反相器的输入端连接；所述第四反相器的输出端与所述缓冲器的输出端连接。9.根据权利要求2-8任一项所述的移位寄存单元，其特征在于，所述锁存器还包括第一时钟信号输入端、第一电压信号输入端和第二电压信号输入端；所述第一控制端输入的信号和所述第二控制端输入的信号由所述第一时钟信号输入端输入的信号控制；所述第一时钟反相器包括第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管；所述第二时钟反相器包括所述第三晶体管、所述第四晶体管、第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；其中，所述第三晶体管、第五晶体管、第六晶体管、第九晶体管、第十晶体管的沟道类...

【专利技术属性】
技术研发人员：蓝学新，胡胜华，
申请(专利权)人：厦门天马微电子有限公司，天马微电子股份有限公司，
类型：发明
国别省市：福建;35