一种抗单粒子效应的CMOS比较器制造技术

本发明专利技术公开了一种抗单粒子效应的CMOS比较器，包括DICE结构、两个相同的输入单元和与DICE结构及两个输入单元相连接的四个中间晶体管；DICE结构包括四个PMOS管MP1、MP2、MP3、MP4、四个NMOS管MN1、MN2、MN3、MN4以及一个时钟控制PMOS管Mtial0；每个所述输入单元包括两个时钟控制的PMOS管MP11和MP12或MP21和MP22，两个NMOS管MN11和MN12或MN21和MN22，一个时钟控制的NMOS管Mtail1或Mtail2。本发明专利技术基于DICE结构对双尾比较器进行了改进加固，使其具备抗单粒子效应的功能，防止了由于粒子打击造成的单粒子效应错误。

【技术实现步骤摘要】

本专利技术涉及一种抗单粒子效应的CMOS比较器，属于集成电路

技术介绍
空间环境中存在着来自宇宙射线、太阳活动等辐射源的多种高能带电粒子。这些高能粒子入射到寸到半导体器件中，会在器件内部敏感区形成电子-空穴对，从而导致航天器电子系统中的半导体器件发生单粒子效应，严重影响航天器的可靠性和寿命。带电粒子在航天器电子系统中产生的瞬时扰动即使持续时间很短，但对某些应用系统，可能是致命的。微处理器会因为单粒子扰动而中断正常功能，有可能导致灾难性事故。国内外都有因单粒子效应而导致整个卫星报废的事例，损失巨大。模拟比较器是大多数模数转换器和其他模拟、数字部分接口电路最基本的、不可缺少的模块。比较器的拓扑结构分为静态锁存比较器，AB类锁存比较器和动态比较器等几类。在这些拓扑结构中，动态比较器的运行速度快，和静态电路相比功耗小。然而，其防单粒子效应的性能很低。如果对该类电路进行加固设计，使其性能指标显著提高，其将在未来的太空和军事应用中受到青睐。
技术实现思路
针对现有技术存在的不足，本专利技术目的是提供一种功耗低、受噪音干扰小的抗单粒子效应的CMOS比较器，基于DICE结构对现有的双尾比较器进行加固，实现了抗单粒子效应的功能。为了实现上述目的，本专利技术是通过如下的技术方案来实现：本专利技术的一种抗单粒子效应的CMOS比较器，其特征在于，包括DICE结构、两个相同的输入单元和与DICE结构及两个输入单元相连接的四个中间晶体管；DICE结构包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4和由时钟控制的PMOS管Mtail0，所述PMOS管Mtail0接VDD；每个所述输入单元包括由时钟控制的第五PMOS管MP11及第六PMOS管MP12或者第七PMOS管MP21及第八PMOS管MP22、第五NMOS管MN11及第六NMOS管MN12或者第七NMOS管MN21及第八NMOS管MN22、由时钟控制的NMOS管Mtail1或者NMOS管Mtail2，所述NMOS管Mtail 1、NMOS管Mtail2均接地。上述PMOS管Mtail0栅极接时钟信号～CLK，源极接VDD，漏极接第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4的源极；第一PMOS管MP1栅极接输出节点D，漏极接第一NMOS管MN1的漏极并形成节点A；第二PMOS管MP2栅极接节点A，漏极接第二NMOS管MN2的漏极并形成节点B；第三PMOS管MP3栅极接节点B，漏极接第三NMOS管MN3的漏极并形成节点C；第四PMOS管MP4
栅极接节点C，漏极接第四NMOS管MN4的漏极并形成节点D；第一NMOS管MN1栅极接节点B，源极接地；第二NMOS管MN2栅极接节点C，源极接地；第三NMOS管MN3栅极接节点D，源极接地；第四NMOS管MN4栅极接节点A，源极接地。上述第五PMOS管MP11及第六PMOS管MP12的源极接VDD，两者的栅极接时钟信号CLK，第五PMOS管MP11的漏极接第五NMOS管MN11的漏极并形成节点op1，第六PMOS管MP12的漏极接第六NMOS管MN12的漏极并形成节点on1；第五NMOS管MN11栅极接输入INN，第六NMOS管MN12栅极接输入INP，第五NMOS管MN11及第六NMOS管MN12的源极接时钟控制的NMOS管Mtail1的漏极，所述NMOS管Mtail 1栅极接时钟信号CLK，源极接地；上述第七PMOS管MP21及第八PMOS管MP22的源极接VDD，两者的栅极接时钟信号CLK，第七PMOS管MP21的漏极接第七NMOS管MN21的漏极并形成节点op2，第八PMOS管MP22的漏极接第八NMOS管MN22的漏极并形成节点on2；第七NMOS管MN21栅极接输入INN，第八NMOS管MN22栅极接输入INP，第七NMOS管MN21及第八NMOS管MN22的源极接时钟控制的NMOS管Mtail2的漏极，所述NMOS管Mtail2栅极接时钟信号CLK，源极接地。四个中间晶体管分别为第九NMOS管MR1、第十NMOS管MR2、第十一NMOS管MR3和第十二NMOS管MR4；所述第九NMOS管MR1栅极接op1，漏极接节点A，源极接地；第十NMOS管MR2栅极接on1，漏极接节点B，源极接地；第十一NMOS管MR3栅极接op2，漏极接节点C，源极接地；第十二NMOS管MR4栅极接on2，漏极接节点D，源极接地。本专利技术工作过程时有时钟控制的复位和比较两个阶段。在复位阶段，CLK＝0，不论输入INP和INN为何值，在输入单元的op1、on1、op2、on2节点电压均应为高电平，这4个节点电压通过中间晶体管MR1、MR2、MR3、MR4和DICE结构实现了A、B、C、D4个节点电压的复位，输出为节点D的电压0。在比较阶段，CLK＝1，如果INP>INN，输出D电压为1，如果INP<INN，输出D电压为0，实现了比较功能。另外，本专利技术基于DICE结构对现有的时钟控制的双尾比较器进行了改进加固，使其具备了抗单粒子效应的功能，防止了由于粒子打击造成的单粒子效应错误。同时，本专利技术功耗低、受噪音干扰小，可与现有大多数工艺和电路兼容。附图说明图1为DICE结构示意图；图2为本专利技术的抗单粒子效应的CMOS比较器的结构示意图。具体实施方式为使本专利技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本专利技术。一种抗单粒子效应的CMOS比较器，包括有如图1所示的DICE结构，4个中间晶体管，2个相同的输入单元。其中，DICE结构由4个PMOS管MP1、MP2、MP3、MP4和4个NMOS管MN1、MN2、MN3、MN4以及一个时钟控制PMOS管Mtail0组成。每个输入单元由2个时钟控制的PMOS管MP11和MP12或MP21和
MP22，2个NMOS管MN11和MN12或MN21和MN22，1个时钟控制的NMOS管Mtail1或Mtail2组成。4个中间晶体管MR1、MR2、MR3、MR4连接了2个输入单元和DICE结构。DICE结构中时钟控制的PMOS管Mtail0接VDD，2个输入单元分别通过时钟控制的NMOS管Mtail1、Mtail2接地。对于DICE结构，PMOS管Mtail0栅极接时钟信号～CLK，源极接VDD，漏极接MP1、MP2、MP3、MP4的源极；MP1栅极接节点D，漏极接MN1的漏极并形成节点A；MP2栅极接节点A，漏极接MN2的漏极并形成节点B；MP3栅极接节点B，漏极接MN3的漏极并形成节点C；MP4栅极接节点C，漏极接MN4的漏极并形成节点D，同时节点D作为输出；MN1栅极接节点B，源极接地；MN2栅极接节点C，源极接地；MN3栅极接节点D，源极接地；MN4栅极接节点A，源极接地。2个输入单元分别通过时钟控制的NMOS管Mtail1、Mtail2接地。其中，MP11和MP12的源极接VDD，两者的栅极接时钟信号CLK，MP11的漏极接MN11的漏极并形成节点op1，MP12的漏极接MN1本文档来自技高网...

【技术保护点】
一种抗单粒子效应的CMOS比较器，其特征在于，包括DICE结构、两个相同的输入单元和与DICE结构及两个输入单元相连接的四个中间晶体管；所述DICE结构包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4和由时钟控制的PMOS管Mtail0，所述PMOS管Mtail0接VDD；每个所述输入单元包括由时钟控制的第五PMOS管MP11及第六PMOS管MP12或者第七PMOS管MP21及第八PMOS管MP22、第五NMOS管MN11及第六NMOS管MN12或者第七NMOS管MN21及第八NMOS管MN22、由时钟控制的NMOS管Mtail1或者NMOS管Mtail2，所述NMOS管Mtail1、NMOS管Mtail2均接地。

【技术特征摘要】
1.一种抗单粒子效应的CMOS比较器，其特征在于，包括DICE结构、两个相同的输入单元和与DICE结构及两个输入单元相连接的四个中间晶体管；所述DICE结构包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4和由时钟控制的PMOS管Mtail0，所述PMOS管Mtail0接VDD；每个所述输入单元包括由时钟控制的第五PMOS管MP11及第六PMOS管MP12或者第七PMOS管MP21及第八PMOS管MP22、第五NMOS管MN11及第六NMOS管MN12或者第七NMOS管MN21及第八NMOS管MN22、由时钟控制的NMOS管Mtail1或者NMOS管Mtail2，所述NMOS管Mtail1、NMOS管Mtail2均接地。2.根据权利要求1所述的抗单粒子效应的CMOS比较器，其特征在于，所述PMOS管Mtail0栅极接时钟信号～CLK，源极接VDD，漏极接第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4的源极；第一PMOS管MP1栅极接输出节点D，漏极接第一NMOS管MN1的漏极并形成节点A；第二PMOS管MP2栅极接节点A，漏极接第二NMOS管MN2的漏极并形成节点B；第三PMOS管MP3栅极接节点B，漏极接第三NMOS管MN3的漏极并形成节点C；第四PMOS管MP4栅极接节点C，漏极接第四NMOS管MN4的漏极并形成节点D；第一NMOS管MN1栅极接节点B，源极接地；第二NMOS管MN2栅极接节点
\tC，源极接地；第三NMOS管MN3栅极接节点D，源极接地；第四NMOS管MN4...

【专利技术属性】
技术研发人员：王海滨，戴茜茜，孙洪文，刘小峰，蔡春华，
申请(专利权)人：河海大学常州校区，
类型：发明
国别省市：江苏;32