一种电阻分压型DAC-PUF电路制造技术

本发明专利技术公开了一种电阻分压型DAC‑PUF电路，包括输入寄存器、偏差电压产生电路、电压比较器和时序控制器，偏差电压产生电路包括结构相同的两个电阻分压型DAC，电阻分压型DAC包括三个结构相同的2‑4译码器、运算放大器和四个结构相同的电阻分压单元，电阻分压单元包括二十二个NMOS管个十七个电阻；优点是采用数模混合方式，利用电阻分压型DAC电阻的失配来产生偏差电压信号，实现输出密钥变化，在TSMC‑LP 65nm CMOS工艺下,采用全定制方式设计本发明专利技术的电路版图，对本发明专利技术进行测试，实验结果表明本发明专利技术唯一性强,且在不同工作环境下随机性和可靠性分别大于99.1％和97.8％,可广泛应用于密钥生成和设备认证等领域。

【技术实现步骤摘要】

本专利技术涉及一种PUF电路，尤其是涉及一种电阻分压型DAC-PUF电路。
技术介绍
随着信息技术的飞速发展，信息安全越来越受到人们关注。物理不可克隆函数(Physical Unclonable Function，PUF)电路从硬件纹理特性上提供一种增强信息安全的途径.PUF的概念最早由Pappu等研究人提出，它是集成电路领域的“DNA特征识别技术”。目前硅基PUF电路是最主要的一个研究方向，它利用结构和设计参数完全相同的单元电路之间存在的微小工艺偏差(表现在电学特性上为电压、电流、延时等大小不同)，产生具有唯一性、随机性和不可克隆性的响应。唯一性是指一个给定的PUF电路具有唯一的函数功能，即能够产生满足唯一标识其自身的激励相应对(Challenge Response Pairs，CRPs)；随机性是指PUF电路输出逻辑0和逻辑1的概率基本相同且具有随机分布特征；物理不可克隆性是指复制一个具有相同函数功能的PUF电路难度极大.PUF电路的上述三大特性使得它在IP保护、设备认证和密钥生成等领域具有广阔的应用前景。物理不可克隆性是PUF电路的固有属性，因此在PUF电路的设计中应当着重考虑输出响应的唯一性、随机性和可靠性，而这些属性主要取决于PUF电路偏差信号的大小及分布，并受限于比较器的灵敏度。传统的PUF电路利用数字电路中MOSFET的几何尺度偏差(宽度和长度偏差)和工艺参数偏差(掺杂浓度、氧化层厚度、扩散深度等)来设计偏差信号产生电路，如Arbiter-PUF电路中的延时单元，SRAM-PUF电路中的交叉耦合反相器以及RO-PUF电路中的环形振荡器等。与数字电路相比，模拟电路对器件工艺偏差更加敏感，因此可利用模拟器件设计偏差信号产生电路。在标准CMOS工艺中，扩散区、阱区以及多晶硅等都可用来制作电阻，然而由于电阻边缘效应，电子迁移率和电阻厚度随机变化等因素，使得实际电阻值偏离理论值，且电阻几何尺寸越小阻值偏差范围越大。鉴此，利用电阻的随机工艺偏差来设计PUF电路，对于提高PUF电路输出响应的唯一性、随机性和可靠性具有重要意义。
技术实现思路
本专利技术所要解决的技术问题是提供一种电阻分压型DAC-PUF电路，该PUF电路利用电阻分压型数模转换器(Digital to Analog Converter，DAC)设计偏差电压产生电路，由此通过电阻的随机工艺偏差来产生PUF电路的输出响应，使PUF电路的输出响应具有较高的唯一性、随机性和可靠性。本专利技术解决上述技术问题所采用的技术方案为：一种电阻分压型DAC-PUF电路，包括输入寄存器、偏差电压产生电路、电压比较器和时序控制器，所述的输入寄存器具有时钟端、输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的电压比较器具有时钟端、第一输入端、第二输入端和输出端，所述的时序控制器分别与所述的输入寄存器的时钟端和所述的电压比较器的时钟端连接，所述的偏差电压产生电路包括结构相同的两个电阻分压型DAC，所述的电阻分压型DAC包括三个结构相同的2-4译码器、运算放大器和四个结构相同的电阻分压单元，所述的2-4译码器具有时钟端、输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的运算放大器具有正相输入端、反相输入端和输出端，三个所述的2-4译码器分别为第一2-4译码器、第二2-4译码器和第三2-4译码器，四个所述的电阻分压单元分别为第一电阻分压单元、第二电阻分压单元、第三电阻分压单元和第四电阻分压单元；所述的电阻分压单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻、第十三电阻、第十四电阻、第十五电阻、第十六电阻和第十七电阻；所述的第一NMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的电阻分压单元的第一列输入端，所述的第五NMOS管的栅极、所述的第六NMOS管的栅极、所述的第七NMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述的电阻分压单元的第二列输入端，所述的第九NMOS管的栅极、所述的第十NMOS管的栅极、所述的第十一NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的电阻分压单元的第三列输入端，所述的第十三NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十五NMOS管的栅极和所述的第十六NMOS管的栅极连接且其连接端为所述的电阻分压单元的第四列输入端，所述的第一NMOS管的源极、所述的第一电阻的一端和所述的第二电阻的一端连接，所述的第一电阻的另一端接地，所述的第二NMOS管的源极、所述的第二电阻的另一端和所述的第三电阻的一端连接，所述的第三NMOS管的源极、所述的第三电阻的另一端和所述的第四电阻的一端连接，所述的第四NMOS管的源极、所述的第四电阻的另一端和所述的第五电阻的一端连接，所述的第五NMOS管的漏极、所述的第五电阻的另一端和所述的第六电阻的一端连接，所述的第六NMOS管的漏极、所述的第六电阻的另一端和所述的第七电阻的一端连接，所述的第七NMOS管的漏极、所述的第七电阻的另一端和所述的第八电阻的一端连接，所述的第八NMOS管的漏极、所述的第八电阻的另一端和所述的第九电阻的一端连接，所述的第九NMOS管的源极、所述的第九电阻的另一端和所述的第十电阻的一端连接，所述的第十NMOS管的源极、所述的第十电阻的另一端和所述的第十一电阻的一端连接，所述的第十一NMOS管的源极、所述的第十一电阻的另一端和所述的第十二电阻的一端连接，所述的第十二NMOS管的源极、所述的第十二电阻的另一端和所述的第十三电阻的一端连接，所述的第十三NMOS管的漏极、所述的第十三电阻的另一端和所述的第十四电阻的一端连接，所述的第十四NMOS管的漏极、所述的第十四电阻的另一端和所述的第十五电阻的一端连接，所述的第十五NMOS管的漏极、所述的第十五电阻的另一端和所述的第十六电阻的一端连接，所述的第十六NMOS管的漏极、所述的第十六电阻的另一端和所述的第十七电阻的一端连接，所述的第十七电阻的另一端和所述的第十七NMOS管的源极连接，所述的第十七NMOS管的漏极为所述的电阻分压单元的参考电压输入端，所述的第十七NMOS管的栅极和所述的第二十二NMOS管的栅极连接且其连接端为所述的电阻分压单元的输入端，所述的第一NMOS管的漏极、所述的第八NMOS管的源极、所述的第九NMOS管的漏极、所述的第十六NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第二NMOS管的漏极、所述的第七NMOS管的源极、所述的第十NMOS管的漏极、所述的第十五NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第三NMOS管的漏极、所述本文档来自技高网...

【技术保护点】
一种电阻分压型DAC‑PUF电路，包括输入寄存器、偏差电压产生电路、电压比较器和时序控制器，所述的输入寄存器具有时钟端、输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的电压比较器具有时钟端、第一输入端、第二输入端和输出端，所述的时序控制器分别与所述的输入寄存器的时钟端和所述的电压比较器的时钟端连接，其特征在于所述的偏差电压产生电路包括结构相同的两个电阻分压型DAC，所述的电阻分压型DAC包括三个结构相同的2‑4译码器、运算放大器和四个结构相同的电阻分压单元，所述的2‑4译码器具有时钟端、输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的运算放大器具有正相输入端、反相输入端和输出端，三个所述的2‑4译码器分别为第一2‑4译码器、第二2‑4译码器和第三2‑4译码器，四个所述的电阻分压单元分别为第一电阻分压单元、第二电阻分压单元、第三电阻分压单元和第四电阻分压单元；所述的电阻分压单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻、第十三电阻、第十四电阻、第十五电阻、第十六电阻和第十七电阻；所述的第一NMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的电阻分压单元的第一列输入端，所述的第五NMOS管的栅极、所述的第六NMOS管的栅极、所述的第七NMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述的电阻分压单元的第二列输入端，所述的第九NMOS管的栅极、所述的第十NMOS管的栅极、所述的第十一NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的电阻分压单元的第三列输入端，所述的第十三NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十五NMOS管的栅极和所述的第十六NMOS管的栅极连接且其连接端为所述的电阻分压单元的第四列输入端，所述的第一NMOS管的源极、所述的第一电阻的一端和所述的第二电阻的一端连接，所述的第一电阻的另一端接地，所述的第二NMOS管的源极、所述的第二电阻的另一端和所述的第三电阻的一端连接，所述的第三NMOS管的源极、所述的第三电阻的另一端和所述的第四电阻的一端连接，所述的第四NMOS管的源极、所述的第四电阻的另一端和所述的第五电阻的一端连接，所述的第五NMOS管的漏极、所述的第五电阻的另一端和所述的第六电阻的一端连接，所述的第六NMOS管的漏极、所述的第六电阻的另一端和所述的第七电阻的一端连接，所述的第七NMOS管的漏极、所述的第七电阻的另一端和所述的第八电阻的一端连接，所述的第八NMOS管的漏极、所述的第八电阻的另一端和所述的第九电阻的一端连接，所述的第九NMOS管的源极、所述的第九电阻的另一端和所述的第十电阻的一端连接，所述的第十NMOS管的源极、所述的第十电阻的另一端和所述的第十一电阻的一端连接，所述的第十一NMOS管的源极、所述的第十一电阻的另一端和所述的第十二电阻的一端连接，所述的第十二NMOS管的源极、所述的第十二电阻的另一端和所述的第十三电阻的一端连接，所述的第十三NMOS管的漏极、所述的第十三电阻的另一端和所述的第十四电阻的一端连接，所述的第十四NMOS管的漏极、所述的第十四电阻的另一端和所述的第十五电阻的一端连接，所述的第十五NMOS管的漏极、所述的第十五电阻的另一端和所述的第十六电阻的一端连接，所述的第十六NMOS管的漏极、所述的第十六电阻的另一端和所述的第十七电阻的一端连接，所述的第十七电阻的另一端和所述的第十七NMOS管的源极连接，所述的第十七NMOS管的漏极为所述的电阻分压单元的参考电压输入端，所述的第十七NMOS管的栅极和所述的第二十二NMOS管的栅极连接且其连接端为所述的电阻分压单元的输入端，所述的第一NMOS管的漏极、所述的第八NMOS管的源极、所述的第九NMOS管的漏极、所述的第十六NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第二NMOS管的漏极、所述的第七NMOS管的源极、所述的第十NMOS管的漏极、所述的第十五NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第三NMOS管的漏极、所述的第六NMOS管的源极、所述的第十一NMOS管的漏极、所述的第十四NMOS管的源极和所述的第二十...

【技术特征摘要】
1.一种电阻分压型DAC-PUF电路，包括输入寄存器、偏差电压产生电路、电压比较器和时序控制器，所述的输入寄存器具有时钟端、输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的电压比较器具有时钟端、第一输入端、第二输入端和输出端，所述的时序控制器分别与所述的输入寄存器的时钟端和所述的电压比较器的时钟端连接，其特征在于所述的偏差电压产生电路包括结构相同的两个电阻分压型DAC，所述的电阻分压型DAC包括三个结构相同的2-4译码器、运算放大器和四个结构相同的电阻分压单元，所述的2-4译码器具有时钟端、输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的运算放大器具有正相输入端、反相输入端和输出端，三个所述的2-4译码器分别为第一2-4译码器、第二2-4译码器和第三2-4译码器，四个所述的电阻分压单元分别为第一电阻分压单元、第二电阻分压单元、第三电阻分压单元和第四电阻分压单元；所述的电阻分压单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻、第十三电阻、第十四电阻、第十五电阻、第十六电阻和第十七电阻；所述的第一NMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的电阻分压单元的第一列输入端，所述的第五NMOS管的栅极、所述的第六NMOS管的栅极、所述的第七NMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述的电阻分压单元的第二列输入端，所述的第九NMOS管的栅极、所述的第十NMOS管的栅极、所述的第十一NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的电阻分压单元的第三列输入端，所述的第十三NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十五NMOS管的栅极和所述的第十六NMOS管的栅极连接且其连接端为所述的电阻分压单元的第四列输入端，所述的第一NMOS管的源极、所述的第一电阻的一端和所述的第二电阻的一端连接，所述的第一电阻的另一端接地，所述的第二NMOS管的源极、所述的第二电阻的另一端和所述的第三电阻的一端连接，所述的第三NMOS管的源极、所述的第三电阻的另一端和所述的第四电阻的一端连接，所述的第四NMOS管的源极、所述的第四电阻的另一端和所述的第五电阻的一端连接，所述的第五NMOS管的漏极、所述的第五电阻的另一端和所述的第六电阻的一端连接，所述的第六NMOS管的漏极、所述的第六电阻的另一端和所述的第七电阻的一端连接，所述的第七NMOS管的漏极、所述的第七电阻的另一端和所述的第八电阻的一端连接，所述的第八NMOS管的漏极、所述的第八电阻的另一端和所述的第九电阻的一端连接，所述的第九NMOS管的源极、所述的第九电阻的另一端和所述的第十电阻的一端连接，所述的第十NMOS管的源极、所述的第十电阻的另一端和所述的第十一电阻的一端连接，所述的第十一NMOS管的源极、所述的第十一电阻的另一端和所述的第十二电阻的一端连接，所述的第十二NMOS管的源极、所述的第十二电阻的另一端和所述的第十三电阻的一端连接，所述的第十三NMOS管的漏极、所述的第十三电阻的另一端和所述的第十四电阻的一端连接，所述的第十四NMOS管的漏极、所述的第十四电阻的另一端和所述的第十五电阻的一端连接，所述的第十五NMOS管的漏极、所述的第十五电阻的另一端和所述的第十六电阻的一端连接，所述的第十六NMOS管的漏极、所述的第十六电阻的另一端和所述的第十七电阻的一端连接，所述的第十七电阻的另一端和所述的第十七NMOS管的源极连接，所述的第十七NMOS管的漏极为所述的电阻分压单元的参考电压输入端，所述的第十七NMOS管的栅极和所述的第二十二NMOS管的栅极连接且其连接端为所述的电阻分压单元的输入端，所述的第一NMOS管的漏极、所述的第八NMOS管的源极、所述的第九NMOS管的漏极、所述的第十六NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第二NMOS管的漏极、所述的第七NMOS管的源极、所述的第十NMOS管的漏极、所述的第十五NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第三NMOS管的漏极、所述的第六NMOS管的源极、所述的第十一NMOS管的漏极、所述的第十四NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第四NMOS管的漏极、所述的第五NMOS管的源极、所述的第十二NMOS管的漏极、所述的第十三NMOS管的源极和所述的第二十一NMOS管的漏极连接，所述的第十八NMOS管的栅极为所述的电阻分压单元的第一行输入端，所述的第十九NMOS管的栅极为所述的电阻分压单元的第二行输入端，所述的第二十NMOS管的栅极为所述的电阻分压单元的第三行输入端，所述的第二十一NMOS管的栅极为所述的电阻分压单元的第四行输入端，所述的第十八NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十NMOS管的源极、所述的第二十一NMOS管的源极和所述的第二十二NMOS管的漏极连接，所述的第二十二NMOS管的源极为所述的电阻分压单元的输出端；所述的第一电阻分压单元的第一行输入端、所述的第二电阻分压单元的第一行输入端、所述的第三电阻分压单元的第一行输入端、所述的第四电阻分压单元的第一行输入端和所述的第一2-4译码器的第一输出端连接，所述的第一电阻分压单元的第二行输入端、所述的第二电阻分压单元的第二行输入端、所述的第三电阻分压单元的第二行输入端、所述的第四电阻分压单元的第二行输入端和所述的第一2-4译码器的第二输出端连接，所述的第一电阻分压单元的第三行输入端、所述的第二电阻分压单元的第三行输入端、所述的第三电阻分压单元的第三行输入端、所述的第四电阻分压单元的第三行输入端和所述的第一2-4译码器的第三输出端连接，所述的第一电阻分压单元的第四行输入端、所述的第二电阻分压单元的第四行输入端、所述的第三电阻分压单元的第四行输入端、所述的第四电阻分压单元的第四行输入端和所述的第一2-4译码器的第四输出端连接，所述的第一电阻分压单元的第一列输入端、所述的第二电阻分压单元的第一列输入端、所述的第三电阻分压单元的第一列输入端、所述的第四电阻分压单元的第一列输入端和所述的第二2-4译码器的第一输出端连接，所述的第一电阻分压单元的第二列输入端、所述的第二电阻分压单元的第二列输入端、所述的第三电阻分压单元的第二列输入端、所述的第四电阻分压单元的第二列输入端和所述的第二2-4译码器的第二输出端连接，所述的第一电阻分压单元的第三列输入端、所述的第二电阻分压单元的第三列输入端、所述的第三电阻分压单元的第三列输入端、所述的第四电阻分压单元的第三列输入端和所述的第二2-4译码器的第三输出端连接，所述的第一电阻分压单元的第四列...

【专利技术属性】
技术研发人员：李刚，汪鹏君，陈伟伟，张跃军，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江;33