本发明专利技术公开一种半导体装置及其制作方法，该半导体装置包括栅极金属层、第一层间介电层、底部掩模层、顶部掩模层和第二层间介电层。第一层间介电层会包围栅极金属层的周边，底部掩模层设置在栅极金属层上，其中掩模层和栅极金属层的组成包括至少一相同的金属原子成分，顶部掩模层会顺向性地设置在底部掩模层的表面上，第二层间介电层会设置在顶部掩模层上且直接接触第一层间介电层。
【技术实现步骤摘要】
【专利摘要】本专利技术公开一种，该半导体装置包括栅极金属层、第一层间介电层、底部掩模层、顶部掩模层和第二层间介电层。第一层间介电层会包围栅极金属层的周边，底部掩模层设置在栅极金属层上，其中掩模层和栅极金属层的组成包括至少一相同的金属原子成分，顶部掩模层会顺向性地设置在底部掩模层的表面上，第二层间介电层会设置在顶部掩模层上且直接接触第一层间介电层。【专利说明】
本专利技术涉及半导体装置的领域，特别是涉及一种具有凸起源极/漏极以及金属栅极的。
技术介绍
随着集成电路(IC)积成度不断提升，集成电路内各半导体元件的特征尺寸也持续微缩。为了因应半导体元件微缩所引起的各种电性或制作工艺限制，业界也提出了多种解决之道。举例来说，对于晶体管装置而言，为了解决传统多晶硅栅极造成硼穿透(boronpenetrat1n)以及空乏效应(deplet1n effect)的问题，目前业界多采用后栅极(gatelast)制作工艺，以具有金属电极的金属栅极取代传统的多晶硅栅极。此外，随着各栅极结构间的距离逐渐微缩，业界也相对应地提出了自对准形成接触结构的方法，以因应各栅极结构间空间不足的情形。对于同时采用金属栅极以及自对准接触结构的晶体管装置结构而言，为了避免金属栅极内的金属电极与自对准接触结构间产生不必要的电接触，一般会先形成一掩模层以覆盖住金属栅极内的金属电极，使得后续形成的自对准接触结构可受到掩模层的阻挡而不会与金属栅极产生不必要的接触。然而，上述制备晶体管装置的制作工艺仍引起诸多问题。由于上述形成掩模层的步骤包括依序蚀刻去除部分的金属电极以留下一沟槽以及填入掩模层至沟槽内，因此会减缩金属栅极的高度。已知最终金属栅极的高度与晶体管装置的电性密切相关，制造商为了让最终金属栅极的高度能维持在预定的数值内，便会相对应地提升初始虚置栅极(dummy gate)的高度，但是过高的虚置栅极却会造成诸多制作工艺问题，例如:虚置栅极容易在研磨制作工艺中断裂、虚置栅极在离子注入制作工艺中易产生遮蔽效应(shadowingeffect)、介电层不易填入各虚置栅极之间及金属层不易填入栅极沟槽内等问题。此外，由于形成掩模层的过程中会施行平坦化制作工艺，而使得部分尺寸较大的掩模层产生凹陷(dishing)的情形。因此，目前业界仍需要一种改良式的半导体装置以及其制作方法，以有效克服上述缺点。
技术实现思路
有鉴于此，有必要提出一种改良式的半导体装置以及其制作方法，以克服上述技术上的缺点。根据本专利技术的第一优选实施例，提供一种半导体装置，包括栅极金属层、第一层间介电层、底部掩模层、顶部掩模层和第二层间介电层。第一层间介电层会包围栅极金属层的周边，底部掩模层设置在栅极金属层上，其中掩模层和栅极金属层的组成包括至少一相同的金属原子成分，顶部掩模层会顺向性地设置在底部掩模层的表面上，第二层间介电层会设置在顶部掩模层之上且直接接触第一层间介电层。根据本专利技术的第二优选实施例，提供一种半导体装置的制造方法，包括:首先形成一栅极金属层于一基板上，其中栅极金属层会被第一层间介电层包围，接着氧化栅极金属层的上部区域，以形成底部掩模层，继以顺向性地沉积介电层，以覆盖住底部掩模层以及第一层间介电层，最后蚀刻介电层，以形成顶部掩模层，其中部分第一层间介电层会被暴露出于顶部掩模层。【附图说明】图1为本专利技术第一优选实施例在制作工艺初始阶段时的半导体装置示意图；图2为本专利技术第一优选实施例施行取代金属栅极制作工艺后的半导体装置示意图；图3为本专利技术第一优选实施例形成掩模层后的半导体装置示意图；图4为本专利技术第一优选实施例沉积介电层后的半导体装置示意图；图5为本专利技术第一优选实施例形成顶部掩模层后的半导体装置示意图；图6为本专利技术第一优选实施例形成接触洞后的半导体装置示意图；图7为本专利技术第一优选实施例形成接触结构后的示意图；图8为本专利技术第二优选实施例的半导体装置示意图；图9为本专利技术第三优选实施例的半导体装置示意图。主要元件符号说明100 基板110虚置栅极结构112 牺牲层114盖层120 栅极间隙壁 130外延层140 蚀刻停止层 150第一层间介电层210 沟槽212栅极金属层214 介电层216 功函数层220 底部掩模层 220’底部掩模层220”底部掩模层 222 顶部沟槽230 介电层232 顶部掩模层240 第二层间介电层242 接触洞243 自对准接触结构244 金属硅化物245 阻障层246 金属层310 金属栅极结构 Hl 第一高度H2 第二高度H3 第三高度Wl 第一宽度W2 第二宽度W3 第三宽度W4 第四宽度【具体实施方式】图1至图7是本专利技术第一优选实施例制作半导体装置的示意图。以下先就制备具有晶体管结构以及接触结构的半导体装置的制作工艺步骤加以介绍。图1是半导体装置在制作工艺初始阶段时的示意图。于此制作工艺阶段，基板上可包括堆叠结构、间隙壁、外延层、掺杂区、遮盖层以及介电层。举例来说，基板100可以是一半导体基底，其表面可以选择性地具有多个鳍状突起结构，但不限于此。多个堆叠结构可例如是虚置栅极结构110，其由下至上可包括介质层(图未示)、牺牲层112以及盖层114。间隙壁可例如是栅极间隙壁120，其会被设置于各虚置栅极结构110的侧壁上。外延层130会被设置于基板100内部或外侧，且各自位于虚置栅极结构110的各侧，但不限于此。掺杂区(图未示)可以例如是轻掺杂漏极区及/或源极/漏极区，其会被设置于各虚置栅极结构110的两侧，且可以选择性地位于基板100内或外延层130内，但不限于此。遮盖层和介电层可以分别是蚀刻停止层140和第一层间介电层150，其由下至上依序堆叠于基板100之上，其中蚀刻停止层140可顺向性地覆盖住栅极间隙壁120、外延层130以及盖层114。其中，上述的基板100可以选自娃基板、娃锗基板或绝缘层上覆娃(silicon-on-1nsulator, SOI)基板等，但不限于此。当基板100具有鳍状突起结构时，各虚置栅极结构110的底部可包覆住相对应鳍状突起结构的部分区段。虚置栅极结构110内的介质层(图未示)、牺牲层112以及盖层114可以分别对应至氧化层、硅质层以及氮化层，例如分别对应至氧化硅层、多晶硅层以及氮化硅层，但不限于此。栅极间隙壁120可以选自氮化硅、碳化硅、氮碳化硅、氮氧化硅或其他合适的半导体化合物。设置于各虚置栅极结构110两侧的外延层130可以选自具有或不具有惨质的半导体材料，例如娃错、娃憐、娃碳等，其可以提供适当的应力至通道区域，以增进通道区域内载流子的迀移率(mobility)。蚀刻停止层140可以选自氮碳化娃、氮氧化娃、氮化娃、碳化娃或其他合适的半导体化合物，其可以施加适当的应力至通道区域及/或作为后续形成接触结构的蚀刻停止层。第一层间介电层150选自不具导电性的介电材质，例如氧化硅。于此制作工艺阶段，盖层114的顶面与基板100的顶面间具有一第一高度Hl，而牺牲层112的顶面与基板100的顶面间具有一第二高度H2。其中，第一高度Hl约介于1000埃至2000埃之间，优选为1300埃；而第二高度H2约介于700埃至1200埃之间，优选为900埃。接着，进行研磨制作工艺及/或蚀刻制作工艺，例如化学机械研磨制作工艺，以完全移本文档来自技高网...
【技术保护点】
一种半导体装置，包括：栅极金属层，设置于一基板上；第一层间介电层，包围该栅极金属层的周边；底部掩模层，设置于该栅极金属层上，其中该掩模层和该栅极金属层的组成包括至少一相同的金属原子成分；顶部掩模层，顺向性地设置在该底部掩模层的表面上；以及第二层间介电层，设置在该顶部掩模层之上且直接接触该第一层间介电层。
【技术特征摘要】
【专利技术属性】
技术研发人员：林静龄，黄志森，陈奕文，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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