沟槽栅功率MOSFET及其制造方法技术

本发明专利技术公开了一种沟槽栅功率MOSFET，包括：半导体外延层，表面形成有硬质掩膜层，硬质掩膜层中形成有由第一次沟槽掩膜板同时定义出的栅极沟槽图形和源区接触孔图形；栅极沟槽的尺寸由栅极沟槽图形定义，源区接触孔的底部区域完全由硬质掩膜层的源区接触孔图形定义；在栅极沟槽中形成有栅介质层和多晶硅栅；在硬质掩膜层表面和多晶硅栅表面形成有层间膜；源区接触孔的顶部区域穿过层间膜并由接触孔掩膜板定义，源区接触孔由顶部区域和底部区域自对准叠加形成，源区接触孔的顶部区域和栅极沟槽之间组成无套准偏差的结构。本发明专利技术还公开一种沟槽栅功率MOSFET的制造方法。本发明专利技术能缩小栅极沟槽的间距、提高沟道密度。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅功率M0SFET;本专利技术还涉及一种沟槽栅功率MOSFET的制造方法。
技术介绍
在半导体集成电路中，目前普通的元胞尺寸较小的沟槽型功率MOS晶体管的结构如图1所示，这种结构一般用于1.0微米至1.8微米元胞尺寸设计中。在半导体衬底如硅衬底101上形成有半导体外延层如娃外延层102，在半导体外延层102的表面依次形成有体区(body) 105和源区106;在所述半导体外延层102中形成有多个栅极沟槽，在所述栅极沟槽的底部表面和侧面形成有栅介质层如栅氧化层103，在形成有所述栅介质层103的所述栅极沟槽中填充有多晶硅栅104。在所述半导体外延层102表面形成有层间膜107，接触孔109穿过层间膜107和底部的源区106或多晶硅栅104连接。在源区106所对应的接触孔109的底部还形成有体区引出区108。仅通过在位于器件区域外的多晶硅栅顶部接触孔109，和接触孔109对应的多晶硅栅用104a标出，栅介质层用103a标出，多晶硅栅104a和器件区域内的多晶硅栅104相连接。在层间膜107的表面形成有正面金属层110，正面金属层110图形化形成源极和栅极。其中栅极通过接触孔109和器件区域外的多晶硅栅104a相连以及通过多晶硅栅104和器件区域内的多晶硅栅104相连;源极通过接触孔109和底部的源区106以及体区引出区108相连，体区引出区108和体区05相连。为了进一步提升沟道密度，减小器件导通电阻(Rdon)，最简单的做法是进一步缩小元胞尺寸设计;在设计尺寸缩小过程中，沟槽进一步缩小由于设备(成本)及栅极形成工艺难度增加等因素已基本达到极限，而单纯缩小元胞尺寸需要缩小接触孔至沟槽的间距，现有方法将遭遇接触孔与栅极沟槽间套准精度不够导致的栅源短路器件失效，沟道掺杂浓度受接触孔注入影响差异大导致沟道开启电压均匀性差等问题，是无法大量生产的。具体说明如下:现有技术中，接触孔109是采用光刻工艺定义的，也即通过光刻工艺定义接触孔109的大小和位置，而栅极沟槽和栅极引出沟槽也都是通过光刻工艺定义的，由于光刻工艺具有一定精度限制，接触孔109和栅极沟槽和栅极引出沟槽的位置和宽度具有在光刻工艺的精度范围内的偏差，这种光刻工艺的精度带来的偏差使得在制作沟槽栅功率晶体管时需要考虑到接触孔109和底部的沟槽如栅极沟槽和栅极引出沟槽之间的套准冗余，接触孔109和沟槽间的间隙要足够大才能防止因接触孔109曝光套偏导致的阈值电压即沟道开启电压漂移等问题。这就限制了通过缩小栅极沟槽间平台尺寸来增加沟道密度从而降低导通电阻的可能。也即现有技术的栅极沟槽之间的间距具有一个和光刻工艺相关的极限值，不能再缩小了，使得无法进一步的通过缩小栅极沟槽之间的间距来增加沟道密度从而降低导通电阻。
技术实现思路
本专利技术所要解决的技术问题是提供一种沟槽栅功率M0SFET，能缩小栅极沟槽的间距、提高沟道密度。为此，本专利技术还提供一种沟槽栅功率MOSFET的制造方法。为解决上述技术问题，本专利技术提供沟槽栅功率MOSFET包括:半导体外延层，在所述半导体外延层表面形成有由第一氧化娃层和第二氮化娃层叠加形成的硬质掩膜层，所述硬质掩膜层中形成有由第一次沟槽掩膜板同时定义出的栅极沟槽图形和源区接触孔图形;在所述半导体外延层中形成有多个栅极沟槽和多个源区接触孔的底部区域，所述栅极沟槽的尺寸由所述硬质掩膜层的栅极沟槽图形定义。在所述栅极沟槽的底部表面和侧面形成有栅介质层，在形成有所述栅介质层的所述栅极沟槽中填充有多晶硅栅。在所述硬质掩膜层表面和所述多晶硅栅表面形成有层间膜，所述层间膜的材料为氧化硅。所述源区接触孔的顶部区域由接触孔掩膜板定义，所述源区接触孔的顶部区域穿过所述层间膜，利用所述层间膜和所述第二氮化硅层的刻蚀速率差使所述源区接触孔穿过所述层间膜之后、所述源区接触孔的底部区域完全由所述硬质掩膜层的源区接触孔图形定义，使得所述源区接触孔由顶部区域和底部区域自对准叠加形成，结合所述栅极沟槽和所述源区接触孔的底部区域的尺寸同时由采用所述第一次沟槽掩膜板定义的所述硬质掩膜层的图形定义的特性，使得所述源区接触孔的顶部区域和所述栅极沟槽之间组成无套准偏差的结构。进一步的改进是，在所述半导体外延层中形成有体区，在所述体区表面形成有源区；各所述栅极沟槽穿过所述体区，所述多晶硅栅从侧面覆盖所述体区且被所述多晶硅栅侧面覆盖的所述体区表面用于形成沟道。在所述源区接触孔中填充有金属，所述源区接触孔的金属和所述源区形成欧姆接触。在所述层间膜顶部形成有正面金属层，所述正面金属层图形化形成源极和栅极，所述源极通过所述源区接触孔和所述源区相连，所述栅极通过栅极接触孔和所述多晶硅栅相连。进一步的改进是，顶部形成有所述栅极接触孔的所述栅极沟槽位于器件区域外，器件区域内的各所述栅极沟槽中的所述多晶硅栅都和顶部形成有所述栅极接触孔的所述栅极沟槽的所述多晶硅栅相连。进一步的改进是，:所述栅介质层为栅氧化层。进一步的改进是，所述半导体外延层形成于半导体衬底表面。进一步的改进是，所述半导体衬底为娃衬底，所述半导体外延层为娃外延层。进一步的改进是，漏区形成于所述半导体外延层背面。进一步的改进是，:沟槽栅功率MOSFET为N型器件，所述半导体外延层为半导体N型外延层，所述源区和漏区都由N+区组成;所述体区由P阱组成。进一步的改进是，沟槽栅功率MOSFET为P型器件，所述半导体外延层为半导体P型外延层，所述源区和漏区都由P+区组成;所述体区由N阱组成。进一步的改进是，在所述源区接触孔的底部形成有体区引出区，所述体区引出区穿过所述源区和所述体区接触，所述体区通过所述体区引出区以及所述源区接触孔和所述源极连接。为解决上述技术问题，本专利技术提供的沟槽栅功率MOSFET的制造方法包括如下步骤:步骤一、在半导体外延层表面形成依次形成第一氧化硅层和第二氮化硅层，由所述第一氧化硅层和所述第二氮化硅层叠加形成的硬质掩膜层，在所述硬质掩膜层表面形成第三氧化硅层。步骤二、在所述硬质掩膜层表面涂布光刻胶并进行光刻形成第一光刻胶图形，所述第一光刻胶图形由第一次沟槽掩膜板定义。步骤三、以所述第一光刻胶图形为掩膜依次对所述第三氧化硅层、所述第二氮化硅层和所述第一氧化硅层进行刻蚀在所述硬质掩膜层中形成由所述第一次沟槽掩膜板同时定义出的栅极沟槽图形和源区接触孔图形;之后，去除所述第一光刻胶图形。步骤四、进行光刻胶涂布并形成第二光刻胶图形，所述第二光刻胶图形由第二次沟槽掩膜板定义;所述第二光刻胶图形将所述栅极沟槽区域打开以及将所述栅极沟槽区域外覆盖，所述源区接触孔区域被所述第二光刻胶图形的光刻胶覆盖;所述第二光刻胶图形所打开的栅极沟槽区域位于所述硬质掩膜层的栅极沟槽图形的正上方且所述第二光刻胶图形所打开的栅极沟槽区域大于等于所述硬质掩膜层的栅极沟槽图形。步骤五、以所述第二光刻胶图形和所述硬质掩膜层的组合图形为掩膜对所述半导体外延层进行刻蚀形成多个栅极沟槽，所述栅极沟槽的尺寸由所述硬质掩膜层的栅极沟槽图形定义。步骤六、去除所述第二光刻胶图形和所述第三氧化硅层。步骤七、在所述栅极沟槽的底部表面和侧面形成栅介质层，在形成有所述栅介质层的所述栅极沟槽中填充多晶硅栅。步骤八、形成层间本文档来自技高网...

【技术保护点】
一种沟槽栅功率MOSFET，其特征在于，包括：半导体外延层，在所述半导体外延层表面形成有由第一氧化硅层和第二氮化硅层叠加形成的硬质掩膜层，所述硬质掩膜层中形成有由第一次沟槽掩膜板同时定义出的栅极沟槽图形和源区接触孔图形；在所述半导体外延层中形成有多个栅极沟槽和多个源区接触孔的底部区域，所述栅极沟槽的尺寸由所述硬质掩膜层的栅极沟槽图形定义；在所述栅极沟槽的底部表面和侧面形成有栅介质层，在形成有所述栅介质层的所述栅极沟槽中填充有多晶硅栅；在所述硬质掩膜层表面和所述多晶硅栅表面形成有层间膜，所述层间膜的材料为氧化硅；所述源区接触孔的顶部区域由接触孔掩膜板定义，所述源区接触孔的顶部区域穿过所述层间膜，利用所述层间膜和所述第二氮化硅层的刻蚀速率差使所述源区接触孔穿过所述层间膜之后、所述源区接触孔的底部区域完全由所述硬质掩膜层的源区接触孔图形定义，使得所述源区接触孔由顶部区域和底部区域自对准叠加形成，结合所述栅极沟槽和所述源区接触孔的底部区域的尺寸同时由采用所述第一次沟槽掩膜板定义的所述硬质掩膜层的图形定义的特性，使得所述源区接触孔的顶部区域和所述栅极沟槽之间组成无套准偏差的结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：邵向荣，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31