本发明专利技术提供半导体装置。本实施方式的半导体装置具备：半导体基板；上端部的直径尺寸比下端部的直径尺寸大的第1接触插塞；覆盖第1接触插塞的第1绝缘膜；下端部接合于第1接触插塞的上端部且上端部的直径尺寸比下端部的直径尺寸小的第2接触插塞；覆盖第2接触插塞的第2绝缘膜；在下端部接合有第2接触插塞的上端部的布线层；覆盖布线层的第3绝缘膜；和在第1接触插塞的上端部中的未由第2接触插塞的下端部覆盖的部分所形成的台阶。
【技术实现步骤摘要】
【专利摘要】本专利技术提供半导体装置。本实施方式的半导体装置具备：半导体基板；上端部的直径尺寸比下端部的直径尺寸大的第1接触插塞；覆盖第1接触插塞的第1绝缘膜；下端部接合于第1接触插塞的上端部且上端部的直径尺寸比下端部的直径尺寸小的第2接触插塞；覆盖第2接触插塞的第2绝缘膜；在下端部接合有第2接触插塞的上端部的布线层；覆盖布线层的第3绝缘膜；和在第1接触插塞的上端部中的未由第2接触插塞的下端部覆盖的部分所形成的台阶。【专利说明】半导体装置
本专利技术的实施方式涉及半导体装置。
技术介绍
在非易失性半导体存储装置中，在存储单元区域内隔着预定间隔配置有多条位线。对该多条位线连接有接触插塞(contact plug)。 在为上述结构的情况下，在接触插塞与位线的接合部分，有时因光刻的对合偏离等，使得相邻于接触插塞本来接合的位线的位线与上述接触插塞之间的距离变短。另外，有时接触插塞彼此也因光刻的对合偏离等，导致接触插塞间的距离变短。这样，如果接触插塞与相邻位线之间的距离等变短，则漏电流可能会变大。
技术实现思路
本专利技术的实施方式提供能够抑制在接触插塞与相邻的位线之间产生的漏电流的半导体装置。 一个实施方式的半导体装置，具备: 半导体基板； 第1接触插塞，其上端部的直径尺寸比下端部的直径尺寸大； 第1绝缘膜，其形成在所述半导体基板上，覆盖所述第1接触插塞； 第2接触插塞，其下端部接合于所述第1接触插塞的上端部，其上端部的直径尺寸比下端部的直径尺寸小； 第2绝缘膜，其形成在所述第1绝缘膜以及所述第1接触插塞上，覆盖所述第2接触插塞； 布线层，在其下端部接合有所述第2接触插塞的上端部；和 第3绝缘膜，其形成在所述第2绝缘膜以及所述第2接触插塞上，覆盖所述布线层， 具有:形成于所述第1接触插塞的上端部中的、未被所述第2接触插塞的下端部覆盖的部分的台阶。 【专利附图】【附图说明】 图1是表示第1实施方式的半导体装置结构的剖视图的一例。 图2是表示半导体装置的下层部分的俯视图的一例。 图3是表示半导体装置的其他下层部分的俯视图的一例。 图4是沿图3中的B-B线的剖视图的一例。 图5是制造工序的一个阶段中的与图1相当的图。 图6 (a)是制造工序的一个阶段中的与图1相当的图，(b)是制造工序的一个阶段中的与图4相当的图。 图7 (a)以及(b)是制造工序的一个阶段中的半导体装置的俯视图的一例。 图8 (a)是制造工序的一个阶段中的与图1相当的图，(b)是制造工序的一个阶段中的与图4相当的图。 图9是制造工序的一个阶段中的半导体装置的俯视图的一例。 图10 (a)是表示制造工序的一个阶段中的半导体装置的结构的剖视图，(b)是制造工序的一个阶段中的半导体装置的俯视图的一例。 图11 (a)是制造工序的一个阶段中的与图1相当的图，(b)是制造工序的一个阶段中的与图4相当的图。 图12是制造工序的一个阶段中的半导体装置的俯视图的一例。 图13 (a)是制造工序的一个阶段中的与图1相当的图，(b)是制造工序的一个阶段中的与图4相当的图。 图14是制造工序的一个阶段中的半导体装置的俯视图的一例。 图15是表示第2实施方式的实施例1的与图1相当的图。 图16是与图2相当的图。 图17是表示第2实施方式的实施例2的与图15相当的图。 图18是与图16相当的图。 图19是表示第2实施方式的实施例3的与图17相当的图。 图20是制造工序的一个阶段中的与图15相当的图。 图21是制造工序的一个阶段中的与图15相当的图。 图22是制造工序的一个阶段中的与图15相当的图。 图23是制造工序的一个阶段中的与图15相当的图。 图24 (a)是制造工序的一个阶段中的与图16相当的图，(b)是制造工序的一个阶段中的与图15相当的图。 图25是制造工序的一个阶段中的与图15相当的图。 图26 (a)是制造工序的一个阶段中的与图18相当的图，(b)是制造工序的一个阶段中的与图17相当的图。 图27是制造工序的一个阶段中的与图17相当的图。 图28是制造工序的一个阶段中的与图17相当的图。 图29 (a)是表示第3实施方式的与图2相当的图，(b)是表示第3实施方式的与图1相当的图。 图30是制造工序的一个阶段中的与图29 (b)相当的图。 图31是制造工序的一个阶段中的与图29 (b)相当的图。 图32是制造工序的一个阶段中的与图29 (b)相当的图。 图33是制造工序的一个阶段中的与图29 (b)相当的图。 图34是制造工序的一个阶段中的与图29 (b)相当的图。 图35是表示第3实施方式的变形实施例的与图29 (b)相当的图。 图36是表示第4实施方式的与图29 (b)相当的图。 图37是制造工序的一个阶段中的与图36相当的图。 图38是制造工序的一个阶段中的与图36相当的图。 图39是制造工序的一个阶段中的与图36相当的图。 图40是制造工序的一个阶段中的与图36相当的图。 图41是制造工序的一个阶段中的与图36相当的图。 图42是表示第5实施方式的与图29 (b)相当的图。 图43是制造工序的一个阶段中的与图42相当的图。 图44是制造工序的一个阶段中的与图42相当的图。 图45是制造工序的一个阶段中的与图42相当的图。 图46是制造工序的一个阶段中的与图42相当的图。 图47是制造工序的一个阶段中的与图42相当的图。 图48是制造工序的一个阶段中的与图42相当的图。 图49是表示第6实施方式的与图42相当的图。 图50是制造工序的一个阶段中的与图49相当的图。 图51是制造工序的一个阶段中的与图49相当的图。 图52是制造工序的一个阶段中的与图49相当的图。 图53是制造工序的一个阶段中的与图49相当的图。 图54是制造工序的一个阶段中的与图49相当的图。 图55是制造工序的一个阶段中的与图49相当的图。 【具体实施方式】 下面关于多个实施方式参照附图进行说明。此外，在各实施方式中，对实质上相同的构成部位标注相同的附图标记并省略说明。但是，附图是示意性的，厚度与平面尺寸的关系、各层的厚度比例等与实物不同。 (第一实施方式) 关于适用于例如NAND型闪存装置的第1实施方式，参照图1到图14进行说明。首先，图1是示意性地表示NAND型闪存装置的位线接触部分的结构的剖视图的一例。 如图1所示，半导体基板(例如硅基板)1的表层部通过元件分离区域2而分离形成为元件区域3。元件分离区域2，是在按预定间隔在半导体基板1的表层部形成的沟槽(trench，元件分离槽)的内部埋入形成硅氧化膜等元件分离绝缘膜，而构成。在元件区域3的表层形成有作为漏区域的扩散区域(未图示)。在半导体基板1的顶面上，隔着栅绝缘膜而层叠形成选择栅晶体管以及存储单元晶体管的各栅电极，但是并未进行图示。此外，图1所示的部分表示:预先形成了上述各栅电极的层叠结构且通过后续的蚀刻处理将其除去后所剩的部分。 在半导体基板1的顶面上按预定膜厚形成了作为第1绝缘膜的硅氧化膜4。在该硅氧化膜4形成了从其顶面贯通到底面的下部接触孔5。本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，具备：半导体基板；第1接触插塞，其上端部的直径尺寸比下端部的直径尺寸大；第1绝缘膜，其形成在所述半导体基板上，覆盖所述第1接触插塞；第2接触插塞，其下端部接合于所述第1接触插塞的上端部，其上端部的直径尺寸比下端部的直径尺寸小；第2绝缘膜，其形成在所述第1绝缘膜以及所述第1接触插塞之上，覆盖所述第2接触插塞；布线层，在其下端部接合有所述第2接触插塞的上端部；和第3绝缘膜，其形成在所述第2绝缘膜以及所述第2接触插塞之上，覆盖所述布线层，还具备台阶，该台阶形成在所述第1接触插塞的上端部中的、未被所述第2接触插塞的下端部所覆盖的部分。
【技术特征摘要】
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【专利技术属性】
技术研发人员：兼子元，岛田庆一，臼井孝公，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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