用于生成被抑制的地址踪迹的设备和方法技术

描述了用于生成被抑制的地址踪迹的方法和设备。在某些实施例中，处理器包括具有踪迹抑制器的踪迹生成器，该踪迹抑制器输出由处理器执行的指令的被抑制的地址踪迹。在某些实施例中，为处理器生成被抑制的地址踪迹的方法包括从处理器的踪迹生成器的踪迹抑制器生成执行的指令的被抑制的地址踪迹。

【技术实现步骤摘要】
专利
专利
一般涉及计算机处理器踪迹(trace)，更具体而言，涉及生成被抑制的地址踪迹。背景一个处理器，或一组处理器，执行来自指令集，例如，指令集架构(ISA)的指令。指令集是涉及编程的计算机体系结构的一部分，并一般包括本机数据类型、指令、寄存器体系结构、寻址模式、存储器体系结构，中断和异常处理，以及外部输入和输出(I/O)。应该注意，这里术语“指令”在本文中一般是指宏指令，例如，提供给处理器供执行的指令或微指令，例如，由处理器的解码器解码宏指令所产生的指令。附图简述本专利技术是作为示例说明的，而不仅限制于各个附图的图形，在附图中，类似的参考编号表示类似的元件，其中：图1示出了示例性的计算机体系结构的框图；图2示出了被抑制的地址踪迹的流程图的实施例。图3示出了被抑制的地址踪迹的流程图的实施例。图4示出了被抑制的地址踪迹的流程图的实施例。图5(A)-5(B)示出了被抑制的地址踪迹的示例性执行。图6示出了使用踪迹生成器的示例性架构的框图。图7是根据本专利技术的一个实施例的寄存器架构700的框图。图8A是示出根据本专利技术的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图8B是示出根据本专利技术的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图9A是根据本专利技术的各实施例的单个处理器核的框图，以及其与管芯上的互连网络的连接以及其第2级(L2)缓存的本地子集。图9B是根据本专利技术的实施例的图9A中的处理器核的一部分的展开图。图10是根据本专利技术的各实施例的可以具有一个以上的核，可以具有集成的存储器控制器，并可以具有集成的图形的处理器的框图。图11是根据本专利技术的一个实施例的第一更具体的示例性系统的框图。图12是根据本专利技术的一个实施例的第二更具体的示例性系统的框图。图13是根据本专利技术的一个实施例的片上系统的框图。具体实施方式在下面的描述中，阐述了很多具体细节。然而，应该理解，本专利技术的各实施例可以在没有这些具体细节的情况下实施。在其他情况下，没有详细示出已知的电路、结构，以及技术，以便不至于使对本描述的理解变得模糊。说明书中对“一个实施例”、“实施例”、“示例实施例”等等的引用表示所描述的实施例可包括特定特征、结构或特性，但是，每一个实施例可以不一定包括该特定特征、结构，或特征。此外，这样的短语不一定是指同一个实施例。此外，当结合一个实施例描述特定特征、结构或特性时，认为在本领域技术人员学识范围内，可以与其他实施例一起实施这样的特征、结构或特性，无论是否对此明确描述。概览ISA与微体系结构不同，该微体系结构是实现ISA的处理器的内部设计。带有不同的微体系结构的处理器可以共享共同的指令集。例如，处理器，例如，CoreTM处理器，以及位于加利福尼亚州桑尼维尔的先进微器件公司(AdvancedMicroDevices，Inc.)处理器实现x86指令集的几乎相同的版本(带有被添加到较新的版本中的某些扩展)，但是，具有不同的内部设计。例如，ISA的相同寄存器架构可以使用已知的技术，以不同的微架构，以不同的方式来实现，包括专用物理寄存器，使用寄存器重命名机制(例如，寄存器别名表(RAT)，重新排序缓冲器(ROB)以及隐退寄存器组的使用，以及使用多个图以及寄存器的池)的一个或多个动态分配的物理寄存器。除非另作说明，短语“寄存器体系结构”、“寄存器组”，以及寄存器是指对软件和/或编程器以及指令指定寄存器的方式可见的东西。在需要特殊性的情况下，形容词“逻辑、体系结构，或软件可见的”将用于表示寄存器体系结构中的寄存器/文件，而不同的形容词将用于指定给定微型体系结构中的寄存器(例如，物理寄存器、重新排序缓冲器、隐退寄存器、或寄存器池)。指令集包括一个或多个指令格式。给定指令格式定义各种字段(比特数、比特的位置)以指定，其中要执行的操作以及将对其进行操作的操作数。给定指令是使用给定指令格式来一般性地表达的，并指定操作和操作数。指令流是特定指令序列，其中，序列中的每一指令都是某一个指令格式出现的指令。科学、金融、自动向量化的通用，RMS(识别、挖掘以及合成)/视觉和多媒体应用程序(例如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别算法和音频操纵)常常需要对大量的数据项执行相同操作(被称为“数据并行性”)。单指令多数据(SIMD)是指使处理器对多个数据项执行相同操作的一种指令。SIMD技术特别适于能够在逻辑上将寄存器中的比特分割为若干个固定大小的数据元素的处理器，每一个元素都表示单独的值。例如，64比特寄存器中的比特可以被指定为作为四个单独的16比特数据元素来被操作的源操作数，每一个数据元素都表示单独的16比特值。作为另一个示例，256比特寄存器中的比特可以被指定为四个单独的64比特打包的数据元素(四字(Q)大小的数据元素)，八个单独的32比特打包的数据元素(双字(D)大小的数据元素)，十六单独的16比特打包的数据元素(一字(W)大小的数据元素)，或三十二个单独的8比特数据元素(字节(B)大小的数据元素)来被操作的源操作数。这种类型的数据被称为打包的数据类型或向量数据类型，这种数据类型的操作数被称为打包数据操作数或向量操作数。换言之，打包数据项或向量是指打包数据元素的序列；而打包数据操作数或向量操作数是SIMD指令(或被称为打包数据指令或向量指令)的源或目的地操作数。作为示例，一种类型的SIMD指令指定要以垂直方式对两个源向量操作数执行的单个向量运算，以利用相同数量的数据元素，以相同数据元素顺序，生成相同大小的目的地向量操作数(也称为结果向量操作数)。源向量操作数中的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地或结果数据元素。这些源向量操作数是相同大小，并包含相同宽度的数据元素，如此，它们包含相同数量的数据元素。两个源向量操作数中的相同比特位置中的源数据元素形成成对的数据元素(也被称为对应的数据元素；即，每一源操作数的数据元素位置0处的数据元素对应，每一源操作数的数据元素位置1处的数据元素对应，等等)。由该SIMD指令所指定的操作分别地对这些源数据元素对中的每一对执行，以生成匹配的数量的结果数据元素，如此，每一对源数据元素都具有对应的结果数据元素。由于操本文档来自技高网...

【技术保护点】
一种处理器，包括：用于执行指令的硬件执行单元；用于隐退执行的指令的硬件隐退单元；以及踪迹生成器，其具有用于输出所述执行的指令的被抑制的地址踪迹的踪迹抑制器。

【技术特征摘要】
2014.07.09 US 14/327,3751.一种处理器，包括：
用于执行指令的硬件执行单元；
用于隐退执行的指令的硬件隐退单元；以及
踪迹生成器，其具有用于输出所述执行的指令的被抑制的地址踪迹的踪迹
抑制器。
2.如权利要求1所述的处理器，其特征在于，第一执行的指令访问地址
寄存器，且所述被抑制的地址踪迹包括为所述第一执行的指令输出的存储在所
述地址寄存器中的地址。
3.如权利要求2所述的处理器，其特征在于，第二执行的指令访问所述
地址寄存器，存储在所述地址寄存器中的所述地址相对于所述第一指令不变，
且所述被抑制的地址踪迹不包括所述第二执行的指令的输出。
4.如权利要求2所述的处理器，其特征在于，第二执行的指令访问引用
所述地址寄存器的相对地址，存储在所述地址寄存器中的所述地址相对于所述
第一指令不变，且所述被抑制的地址踪迹包括为所述第二执行的指令输出的寄
存器暗示分组。
5.如权利要求4所述的处理器，其特征在于，所述寄存器暗示分组包括
存储在所述地址寄存器中的所述地址。
6.如权利要求1所述的处理器，其特征在于，第一执行的指令访问引用
地址寄存器的相对地址，且所述被抑制的地址踪迹包括为所述第一执行的指令
输出的寄存器暗示分组。
7.如权利要求6所述的处理器，其特征在于，所述寄存器暗示分组包括
存储在所述地址寄存器中的地址。
8.如权利要求1-7中任一权利要求所述的处理器，其特征在于，至少一个
执行的指令访问绝对存储器地址，且所述被抑制的地址踪迹不包括所述至少一
个执行的指令的输出。
9.如权利要求1所述的处理器，其特征在于，所述隐退单元包括重新排
序缓冲器。
10.一种用于为处理器生成被抑制的地址踪迹的方法，包括：
利用所述处理器的硬件执行单元来执行指令；
利用所述处理器的硬件隐退单元来隐退执行的指令；以及
从所述处理器的踪迹生成器的踪迹抑制器生成所述执行的指令的所述被
抑制的地址踪迹。
11.如权利要求10所述的方法，其特征在于，第一执行的指令访问地址
寄存器，并且生成所述被抑制的地址踪迹包括为所述第一执行的指令输出存储
在所述地址寄存器中的地址。
12.如权利要求11所述的方法，其特征在于，第二执行的指令访问所述
地址寄存器，存储在所述地址寄存器...

【专利技术属性】
技术研发人员：T·奥普费曼，J·B·克罗斯兰，J·W·布兰德特，B·C·斯特朗，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US