薄膜晶体管的制造方法和阵列基板的制造方法技术

本发明专利技术提供一种薄膜晶体管的制造方法和阵列基板的制造方法。薄膜晶体管的制造方法包括：在基板之上形成图案化半导体层；在所述图案化半导体层之上依次形成绝缘层和栅极导电层，并对所述栅极导电层进行构图；以经图案化的所述栅极导电层作为第一掩模，把第一掺杂剂注入所述图案化半导体层中，来形成源极区和漏极区；对经图案化的所述栅极导电层进行蚀刻来获得栅电极，并以所述栅电极为第二掩模，把第二掺杂剂注入所述图案化半导体层中，来形成分别与所述源极区和漏极区相接的源侧低浓度区和漏侧低浓度区，其中所述源侧低浓度区和所述漏侧低浓度区之间的所述图案化半导体层部分构成沟道区。通过工艺程序变更而减少掩模数量，简化了制造过程，降低了生产成本。

【技术实现步骤摘要】

本公开涉及一种，尤其涉及一种低温多晶硅(LTPS)薄膜晶体管(TFT)的制造方法和包括其的阵列基板的制造方法。
技术介绍
液晶显示器件(IXD)或主动式有机电致发光显示器(AMOLED)通过采用电场控制液晶(LC)的透光率来显示图像或通过采用电流控制有机发光材料发光来显示图像。此类显示器都需要通过薄膜晶体管(TFT)阵列基板来实现电压或电流对像素的驱动及控制功能，该TFT阵列基板包括扫描线、信号线及TFT。而TFT IXD现行工艺可以区分为多晶硅(Poly-Si TFT)工艺与非晶硅(a-Si TFT)工艺，两者差异在于晶体管特性不同，多晶硅的分子结构为在一颗晶粒(Grain)中的排列状态是整齐而有方向性，因此电子迁移率比排列杂乱的非晶娃快了约100?300倍。而多晶娃(Poly-Si TFT)工艺中的LTPS (Low TemperaturePoly-silicon,低温多晶娃)工艺相关制造流程皆可在600°C下完成,故较为大家熟知，且广泛应用在中、小尺寸高解析度面板上。LTPS工艺的优势为，可以将外围驱动电路整合在基板上面，进而达到节省空间与驱动IC成本的目的；采用LTPS TFT的LCD具有反应速度快、高亮度、高开口率、高分辨率、高色彩饱和度等等优势，故目前TFT阵列基板多采用LTPS (低温多晶硅)的制造工艺。目前量产的LTPS阵列基板通常是采用9道或8道掩模工序的CMOS工艺。图1示出了采用9道掩模工序(M11-M19)来形成包括NMOS晶体管的LTPS阵列基板的一种常用CMOS工艺，下面结合图1对该工艺进行说明。首先，在基板(例如玻璃基板)上连续沉积缓冲层与非晶硅层，并例如采用激光结晶的方式将非晶硅层转换为多晶硅层。然后，利用掩模对多晶硅层进行构图(Mll)。接下来，以适当的能量把诸如硼离子的掺杂剂注入图案化多晶硅层中，进行沟道掺杂(M12)来调整阈值电压的均匀性，掺杂剂量例如为111?112离子/cm2的量级。随后，在N+掺杂工序(M13)中，以适当的能量把诸如磷离子的掺杂剂注入图案化多晶硅层的两端，以形成源/漏极区(S/D)，掺杂剂量例如为114?115离子/cm2的量级。接下来，在基板上依次沉积绝缘层和栅极导电层，并利用掩模进行构图(M14)，以定义包括栅电极和栅线的第一布线层Ml ;以及利用第一布线层Ml作为掩模，以低剂量的离子注入形成轻掺杂漏极(Lightly Doped Drain, LDD)区。可选地,利用掩模遮蔽NMOS晶体管所在的区域(M15)，进行P+掺杂。接下来，在所得结构上形成层间绝缘层，并利用掩模在层间绝缘层中蚀刻出第一接触孔(M16)，以露出源极区和漏极区。然后，在层间绝缘层上沉积源/漏导电层，并利用掩模进行构图(M17)，以形成包括源/漏电极的第二布线层M2，其中源/漏电极通过第一接触孔电连接至源/漏极区。接下来，在第二布线层M2上沉积用作平坦化层的有机材料层PLN，并利用掩模进行构图(M18)，以形成露出漏电极的第二接触孔。最后，在有机材料层PLN上沉积透明导电层，并利用掩模进行构图(M19)，以形成通过第二接触孔电连接至漏电极的像素电极。8道掩模的CMOS工艺省略了沟道掺杂工序，适用于对于功耗和阈值电压的均一性要求不高的场合。图2A-2E示出了图1的第三次光刻至第五次光刻(M13-M15掩模工序)中形成薄膜晶体管的一个例子。首先如图2A所示，在玻璃基板21上例如通过旋涂方法形成光致抗蚀剂层251，并利用光刻法图案化成预定形状。在玻璃基板21上已经依次形成有第一缓冲层22 (例如SiNx)、第二缓冲层23 (例如S1x)和图案化的多晶硅半导体层(未标示)。第一和第二缓冲层22和23的作用是阻挡玻璃基板所含的杂质扩散进入半导体层之中，进而影响器件的阈值电压，其形成方法为本领域技术人员所熟知，在此不再赘述。优选地，图案化的多晶硅半导体层中注入有诸如硼离子的掺杂剂，以便调整阈值电压的均匀性。随后，以光致抗蚀剂层251作为掩模，把诸如磷离子的高浓度杂质离子注入多晶硅半导体层中，以形成源/漏极区241和242，掺杂剂量例如为114?115离子/cm2的量级。然后如图2B所示，利用真空蒸发、溅射、化学气相沉积(CVD)等方法，在包括多晶硅半导体层的基板21的全部表面上形成诸如氮化硅的蚀刻停止层26，并通过例如化学机械抛光的方法使表面平整。然后，利用真空蒸发、溅射、化学气相沉积(CVD)等方法，在蚀刻停止层26上依序形成诸如氧化硅的绝缘层27和诸如金属的栅极导电层28，并且，在栅极导电层28上形成图案化的光致抗蚀剂层252。接下来，如图2C所示，利用光致抗蚀剂层252作为掩模，对绝缘层27和栅极导电层28进行干法蚀刻，以形成栅极介电层27’和图案化的栅极导电层28’，然后剥离掉光致抗蚀剂层252。可以选用具有高蚀刻比的化学溶液作为蚀刻剂，使得蚀刻终止在蚀刻停止层26。然后，改变工艺条件，例如蚀刻气体的种类、气压等，对栅极导电层28’进行蚀刻，以便通过蚀刻位于要形成沟道区的多晶硅半导体层上方的栅极导电层28’部分来得到栅电极28”，如图2D所示。随后，以栅电极28’’作为掩模，把诸如磷离子的低浓度杂质离子注入多晶硅层中，从而自对准地形成轻掺杂漏极LDD区243和244和位于其间的沟道区245，掺杂剂量例如为112?113离子/cm2的量级。这样，形成了具有所谓LDD结构的薄膜晶体管。然后，如图2E所示，涂布并构图光致抗蚀剂层253，以遮蔽薄膜晶体管所在的区域，并进行P+掺杂。由于TFT阵列基板特别是LTPS基板需要多道掩模工序，其制造工艺很复杂，并因此制造成本比较高。为了解决这个问题，希望能够开发出一种新的LTPS阵列基板制造工艺，可以减少掩模工序数量。在所述
技术介绍
部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本公开提供一种，能够减少掩模次数和简化制造过程。本公开的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本公开的实践而习得。本公开的一方面提供了一种薄膜晶体管的制造方法，包括:在基板之上形成图案化半导体层；在所述图案化半导体层之上依次形成绝缘层和栅极导电层，并对所述栅极导电层进行构图；以经图案化的所述栅极导电层作为第一掩模，把第一掺杂剂注入所述图案化半导体层中，来形成源极区和漏极区；对经图案化的所述栅极导电层进行蚀刻来获得栅电极，并以所述栅电极为第二掩模，把第二掺杂剂注入所述图案化半导体层中，来形成分别与所述源极区和漏极区相接的源侧低浓度区和漏侧低浓度区，其中所述源侧低浓度区和所述漏侧低浓度区之间的所述图案化半导体层部分构成沟道区。在本专利技术的薄膜晶体管的制造方法的一个实施方式中，所述栅极导电层的构图步骤包括:在所述栅极导电层上形成图案化的光致抗蚀剂层，并以经图案化的所述光致抗蚀剂层作为掩模，对所述栅极导电层进行蚀刻。在本专利技术的薄膜晶体管的制造方法的另一个实施方式中，在形成所述图案化半导体层步骤之前还包括:在所述基板上形成缓冲层；在所述缓冲层上沉积非晶硅层并使所述非晶硅层结晶形成多晶硅层；以及对所述多晶硅层进行构图。在本专利技术本文档来自技高网...

【技术保护点】
一种薄膜晶体管的制造方法，包括：在基板之上形成图案化半导体层；在所述图案化半导体层之上依次形成绝缘层和栅极导电层，并对所述栅极导电层进行构图；以经图案化的所述栅极导电层作为第一掩模，把第一掺杂剂注入所述图案化半导体层中，来形成源极区和漏极区；对经图案化的所述栅极导电层进行蚀刻来获得栅电极，并以所述栅电极为第二掩模，把第二掺杂剂注入所述图案化半导体层中，来形成分别与所述源极区和漏极区相接的源侧低浓度区和漏侧低浓度区，其中所述源侧低浓度区和所述漏侧低浓度区之间的所述图案化半导体层部分构成沟道区。

【技术特征摘要】

【专利技术属性】
技术研发人员：林志明，廖子毅，
申请(专利权)人：上海和辉光电有限公司，
类型：发明
国别省市：上海;31