基于移位寄存器的后版图填充硬件木马防护方法技术

一种基于移位寄存器的后版图填充硬件木马防护方法，其步骤为：S1：移除标准填充单元获取版图空余空间；S2：创建防护电路输入输出引脚端口，移动引脚到指定I/O单元位置，创建D触发器单元并进行实例化；S3：对创建的单元进行自动布局；S4：创建输入引脚的net连接点；从输入引脚到插入的D触发器单元的数据输入节点建立逻辑连接关系；将插入的所有D触发器单元按输入输出节点进行级联；S5：根据已有的连接点和逻辑连接关系进行自动局部布线；S6：对空余空间用标准填充单元filler cell进行填充；S7：对插入防护逻辑的电路总体版图进行寄生参数提取；S8：对提取的寄生参数进行版图后模拟。本发明专利技术具有易实施、防护代价小、适用范围广、防护效果好等优点。

【技术实现步骤摘要】

本专利技术主要涉及到芯片安全检测领域，特指一种。
技术介绍
随着集成电路设计技术以及半导体制造工艺水平的提高，攻击者利用先进的集成电路分析技术对芯片进行攻击、窃取机密信息的方法越来越多。集成电路尤其是芯片的信息安全性受到多方面的威胁，保证集成电路芯片的自主可控和自主可信成为芯片安全行业的迫切需求。集成电路设计、生产、封装等分工的细致化和专门化，导致其在芯片设计和制造的多个环节，例如第三方提供的IP核存在安全隐患、掩膜版制造、第三方代工厂(foundries)可能利用版图的filler和tapcell造成的空余空间恶意植入硬件木马、芯片封装等都可能被第三方恶意地植入硬件木马，对芯片功能进行改变甚至破坏，以达到窃取关键信息，给芯片安全造成严重威胁。“硬件木马”是指在安全芯片设计和生产过程中被恶意植入的电路模块或者被恶意篡改的电路结构，其作用在于旁路或破坏芯片的安全防护系统，或者是直接对芯片及系统进行物理性破坏。由于“硬件木马”具有结构隐蔽，破坏形式多样的特点，对芯片安全造成很大威胁。近几年来，硬件木马的破坏性极大，但很多检测技术仍不够完善。在这种情况下，在电路的设计过程中就要考虑对植入的硬件木马的防护，并且在芯片方案设计和整体规划的初期就应该及时开展对硬件木马防护的研究。芯片的可信性设计，需要芯片设计者在进行电路设计的同时考虑抗硬件木马植入的方法。
技术实现思路
本专利技术要解决的技术问题就在于:针对现有技术存在的技术问题，本专利技术提供一种易实施、防护代价小、适用范围广、防护效果好的。为解决上述技术问题，本专利技术采用以下技术方案: 一种，其步骤为: 51:移除标准填充单元获取版图空余空间； 52:创建防护电路输入输出引脚端口，移动引脚到指定I/O单元位置，创建D触发器单元并进行实例化； 53:使用ICC工具对创建的单元进行自动布局； 54:创建输入引脚的net连接点；从输入引脚到插入的D触发器单元的数据输入节点建立逻辑连接关系；将插入的所有D触发器单元按输入输出节点进行级联，直到与输出引脚建立逻辑连接； 55:根据已有的连接点和逻辑连接关系运行布线命令进行自动局部布线； 56:对空余空间用标准填充单元filler cell进行填充； 57:对插入防护逻辑的电路总体版图进行寄生参数提取； 58:对提取的寄生参数进行版图后模拟。作为本专利技术的进一步改进:在步骤S8中包括PT时序分析或功能模拟验证。作为本专利技术的进一步改进:在步骤S8中的功能模拟验证过程中，包括对波形进行比对，输入信号波形经过n + m个时钟周期后在输出端原样重现，其中η为插入的D触发器单元数，m为串行输入的数据位数，则说明待测芯片中没有植入硬件木马。作为本专利技术的进一步改进:在步骤SI中版图空余空间包括: 1)原目标电路版图当中没有用到的剩余空间，其中包含标准单元之间的一些小空隙以及其它未放置单元区域； 2)移除FILLER填充单元空出的版图空间。作为本专利技术的进一步改进:所述填充的具体流程为: 1)D触发器单元的布局:对每一个合适大小的空余位置，使用ICC工具将D触发器单元自动插入，重复插入过程，直到剩余的单个空间大小都比一个D触发器单元面积小，较大的功能逻辑单元没法再次插入； 2)D触发器单元布线:D触发器单元被顺序地连接到上一级单元，最终级联形成移位寄存器，同时创建移位寄存器时钟的时钟树网络； 3)最后对标准单元之间的一些相当小的剩余空间用不同尺寸大小的标准填充单元filler cell进行填充。与现有技术相比，本专利技术的优点在于: 1、本专利技术的，实施简单易行，防护代价小，对于不同类型的版图级硬件木马植入没有特殊要求，具有普适性。2、本专利技术的，通过对设计好的版图进行分析，识别确定版图当中没有用到的空余空间，插入D触发器逻辑功能单元级联构成移位寄存器，使得硬件木马的植入变得十分困难。3、本专利技术的，对目标电路的影响可以忽略不计，通过增加少量的额外版图面积开销，达到防护硬件木马植入的目的。【附图说明】图1是本专利技术方法的流程示意图。图2是本专利技术在具体应用实例中移除填充单元的目标电路版图。图3是本专利技术在具体应用实例中填充用电路结构的示意图。图4是本专利技术在具体应用实例中填充后电路版图的示意图。图5是本专利技术在具体应用实例中D触发器构成的移位寄存器的示意图。图6是本专利技术在具体应用实例中进行功能验证的波形示意图。【具体实施方式】以下将结合说明书附图和具体实施例对本专利技术做进一步详细说明。如图1所示，本专利技术的，其步骤为: S1:移除标准填充单元获取版图空余空间； 52:创建防护电路输入输出引脚端口，移动引脚到指定I/O单元位置，创建D触发器单元并进行实例化； 53:使用ICC工具对创建的单元进行自动布局； 54:创建输入引脚的net连接点；从输入引脚到插入的D触发器单元的数据输入节点建立逻辑连接关系；将插入的所有D触发器单元按输入输出节点进行级联，直到与输出引脚建立逻辑连接； 55:根据已有的连接点和逻辑连接关系进行自动局部布线； 56:对一些相当小的空余空间用标准填充单元filler cell进行填充，确保芯片满足DRC规则和设计需要。当前第1页1 2 本文档来自技高网...

【技术保护点】
一种基于移位寄存器的后版图填充硬件木马防护方法，其特征在于，步骤为：S1：移除标准填充单元获取版图空余空间；S2：创建防护电路输入输出引脚端口，移动引脚到指定I/O单元位置，创建D触发器单元并进行实例化；S3：使用ICC工具对创建的单元进行自动布局；S4：创建输入引脚的net连接点；从输入引脚到插入的D触发器单元的数据输入节点建立逻辑连接关系；将插入的所有D触发器单元按输入输出节点进行级联，直到与输出引脚建立逻辑连接；S5：根据已有的连接点和逻辑连接关系运行布线命令进行自动局部布线；S6：对空余空间用标准填充单元filler cell进行填充；S7：对插入防护逻辑的电路总体版图进行寄生参数提取；S8：对提取的寄生参数进行版图后模拟。

【技术特征摘要】

【专利技术属性】
技术研发人员：李少青，宁海飞，陈吉华，乐大珩，何小威，马卓，张明，隋强，史玉博，李俊，
申请(专利权)人：中国人民解放军国防科学技术大学，
类型：发明
国别省市：湖南;43