该发明专利技术公开了一种提高逐次逼近模数转换器DNL/INL的位循环方法，涉及微电子学与固体电子学领域，特别是高精度SAR ADC领域。通过设置两种不同的判断码子输出的方法，在ADC码子判断过程中通过这两种方法的依次循环，从而不需要额外DAC，也不需要任何校正算法，只需要在两种位循环模式之间进行切换，即可避免电容失配引入的误差总在同一码字不断累加，从而具有提升DNL和INL的效果。
【技术实现步骤摘要】
涉及微电子学与固体电子学领域，特别是高精度SAR ADC领域。
技术介绍
ADC-般分为全并行模数转换器（Flash ADC)、流水线模数转换器（Pipeline ADC)、过采样模数转换器（2 A ADC)以及逐次逼近模数转换器（SAR ADC)。1994年， 文南犬对不同 ADC 的比较器功耗进行了 分析，结果表明：SAR ADC的结构比Flash ADC和Pipeline ADC更为优越。与Flash ADC相 比，Flash ADC所要用到的比较器数目与精度呈指数关系，而SAR ADC只需要一个比较器。 与Pipeline ADC相比，SAR ADC不需要高性能运放，降低了系统复杂度和功耗。近年来，尤 其在Ultra-Wideband (UWB)通信领域的应用中，高能量效率的时间交织SAR ADC更是成为 优于Flash ADC和Pipeline ADC的选择。SAR ADC -般分为电压型SAR ADC，电流型SAR ADC以及电荷重分配型SAR ADC。电压型SAR ADC简单且容易实现，如图1所示，将数个大 小相同的电阻放置在参考电压 VREF和地之间，再将每一个电阻的端点电压由开关引出，即得到分段参考电压，根 据二进制搜索算法通过开关控制，将相应的分段参考电压送入比较器与输入电压进行比较 就可以得到相应的数字输出码。利用电阻串作为DAC组成的电压型SAR ADC，最大的优势 是能够保证良好的单调性，因此在工业上应用比较广泛。但对于N位SAR ADC，电压型SAR ADC需要2N个单位电阻，即随着SAR ADC精度增加，所需要的电阻和开关数量呈指数增加， 占用大量的芯片面积且消耗静态电流，因此，电压型SAR ADC -般用于精度小于8的场合， 不适用于高精度和低功耗的应用。 电流型SAR ADC利用M0S管构成二进制加权的电流源阵列，如图2所示（从文献 [孙彤， "低功耗逐次逼近模数转换器的研究与设计"，清华大学硕士学位论文，2007.]复 制），通常情况下，首先根据二进制搜索算法将电流源的电流进行组合，然后转换成相应的 电压，送入电压比较器与输入电压进行比较，或者可以将输入电压转换成电流，然后与电流 源的组合电流进行比较。电流型SAR ADC的优点是速度快，但是所采用电阻的阻值受温度 和环境因素影响较大，容易引入谐波失真，因此，电流型SAR ADC同样不适用于高精度的应 用。 电荷重分配型SARADC由美国Berkeley大学专利技术，是近年来的研究热点。如 图3所示，它基于电荷守恒原理，通过电容的电荷重分配实现二进制搜索算法，不消耗 静态功耗，只消耗动态功耗。因此，电荷重分配型SARADC是消耗能量最少、品质因子 (FigureofMerit，缩写为F0M)最低的SARADC。在ISSCC2014会议上，文献设计的 10位200kS/s电荷重分配型SAR ADC，FOM值仅0. 85f J/step，为目前世界上最低的FOM值。 文南犬指出： 电荷重分配型SAR ADC受限于电容失配，目前工艺条件下，电容匹配精度一般被限制在 10位以下，因此在精度大于10位的情况下，一般需要采用校正技术来提高其微分非线性 (Differential Nonlinearity，缩写为 DNL)和积分非线性（Integral Nonlinearity，缩 写为INLh早在1984年，加州大学伯克利分校Gray教授研究小组的Lee Hae-seung(现 为MIT教授）就发表了 一款带校正的15位SAR ADC，设计采用6m CMOS工艺，5V电 压供电，前台校正将线性度从初始的10位提高至15位，INL的最大值为1.6LSB。文 献米用前台校正技术，在 45nm CMOS工艺下实现12位500kS/s的SAR ADC，该文献对比较器失调和电容失配进行校 正后，性能有了明显的改善，在500kHz采样时钟，16kHz输入信号下，测试得到DNL的最大值 为 1. 5LSB，INL 的最大值为 1. 4LSB，F0M 为 195f J/stepD 文献采用前台校正技术，在 0? 18m CMOS 工艺下实现精度为10位，采样率为lMS/s的SAR ADC，在奈奎斯特输入信号下测试，校正 前，信号噪声失真比（Signal-to-Noise-and-Distortion ratio,缩写为 SNDR)和无杂 散动态范围（Spurious Free Dynamic Range，缩写为 SFDR)分别为 42. ldB 和 46. 5dB， 校正后，SNDR 和 SFDR 分别为 51. ldB 和 69. 8dB。文献采用后台校正技术在 0. 13m CMOS 工艺下实 现精度为12位，采样率为22. 5MS/s的SAR ADQ在22. 5MHz采样时钟，奈奎斯特输入当前第1页1 2 3 4 本文档来自技高网...
【技术保护点】
一种提高逐次逼近模数转换器DNL/INL的位循环方法，包括循环模式1与循环模式2，采用两种循环模式交替判断ADC的输出，其中循环模式1包括：步骤1：通过两组电容对输入电压进行采样，包括比较器的正端输入电压和负端输入电压，每一端电容组包含四位电容：最高位电容、次高位电容、第三位电容、第四位电容；所有电容下极板采样输入电压，上极板接共模电平，所有电容对输入电压采样之后，所有电容上极板断开与共模电平的连接，下极板接共模电平，比较器比较其正、负输入端电压之差是否大于等于0，判断出ADC输出码字的最高位；步骤2：若ADC输出码字的最高位为1，则在步骤1的基础上，将最高位电容悬空，将比较器正端次高位电容下级板连接正参考电压VREFP，负端次高位电容下级板连接负参考电压VREFN，比较器比较输入电压是否大于等于0.5倍基准电压；若ADC输出码字的最高位为0，则在步骤1的基础上，将最高位电容悬空，将比较器正端次高位电容下级板连接负参考电压VREFN，负端次高位电容下级板连接正参考电压VREFP，比较器比较输入电压是否大于等于‑0.5倍基准电压，判断出ADC输出码字的第二位；步骤3：假设ADC输出码字的最高位为1，若输出码字次高位为1，则正端最高位电容、次高位电容接VREFP，负端最高位电容、次高位电容接VREFN，其余电容的接法保持不变，输入电压与0.75倍基准电压进行比较，获得输出码字的第三位；反之，若输出码字次高位为0，则正端次高位电容接VREFP，负端次高位电容接VREFN，正、负端其余所有电容接VCM，输入电压与0.25倍基准电压进行比较，获得输出码字的第三位；步骤4：当ADC输出码字的最高位为1时；若次高位和第三位的输出码字均为1，则在步骤3的基础上，将比较器正端输入第三位电容连接VREFP，负端第三位电容连接VREFN，其余电容的接法保持不变，将输入电压与0.875倍基准电压进行比较，获得第四位输出码字；若次高位的输出码字为1，第三位的输出码字为0，则将比较器正端输入第三位电容连接VREFN，负端第三位电容连接VREFP，其余电容的接法保持不变，将输入电压与0.625倍基准电压进行比较，获得第四位的输出码字；若次高位的输出码字为0，第三位的输出码字为1，则在步骤3的基础上，将比较器正端输入第三位电容连接VREFP，负端第三位电容连接VREFN，其余电容的接法保持不变，将输入电压与0.375倍基准电压进行比较，获得第四位输出码字；若次高位和第三位的输出码字均为0，则在步骤3的基础上，将比较器正端输入第三位电容连接VREFN，负端第三位电容连接VREFP，其余电容的接法保持不变，将输入电压与0.125倍基准电压进行比较，获得第四位输出码字；当ADC输出码字的最高位为0时，获得第四位输出码字的四种情况的连接方法与当ADC输出码字的最高位为1时相比只需将电容与VREFP和VREFN的连接互换。循环模式2包括：步骤1：通过两组电容对输入电压进行采样，包括比较器的正端输入电压和负端输入电压，每一端电容组包含四位电容：最高位电容、次高位电容、第三位电容、第四位电容；所有电容下极板采样输入电压，上极板接共模电平，所有电容对输入电压采样之后，所有电容上极板断开与共模电平的连接，下极板接共模电平，判断输入电压是否大于等于0，判断出ADC输出码字的最高位；步骤2：若ADC输出码字的最高位为1，则在步骤1的基础上，将比较器正端最高位电容下极板连接正参考电压VREFP，负端最高位电容下级板连接负参考电压VREFN，其余电容的接法保持不变，比较器比较输入电压是否大于等于0.5倍基准电压，若ADC输出码字的最高位为0，则在步骤1的基础上，将比较器正端最高位电容下级板连接负参考电压VREFN，负端最高位电容下级板连接正参考电压VREFP，比较器比较输入电压是否大于等于‑0.5倍基准电压，判断出ADC输出码字的第二位；步骤3：假设ADC输出码字的最高位为1，若次高位输出码字为1，则在步骤2的基础上，将正端最高位电容、次高位电容接VREFP，负端最高位电容、次高位电容接VREFN，其余电容的接法保持不变，输入电压与0.75倍基准电压进行比较，获得输出码字的第三位；反之，若输出码字的次高位为0，则在步骤2的基础上，将正端最高位电容接VREFP，次高位电容接VREFN，负端最高位电容接VREFN，次高位电容接VREFP，判断输入电压是否大于0.25倍基准电压，获得第三位的输出码字；步骤4：假设ADC输出码字的最高位为1，若次高位和第三位的输出码字均为1，则在步骤3的基础上，将比较器正端输入第三位电容连接VREFP，负端第三位电容连接VREFN，其余电容的接法保持不变，将输入电压与0.875倍基准电压进行比较，获得第四位输出码字；若次高位的输出码字为1，第三位的输出码字为...
【技术特征摘要】
【专利技术属性】
技术研发人员：樊华，佛朗哥·马勒博迪，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51
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