一种高增益甲乙类运算放大器电路制造技术

由于甲乙类运算放大器的轨对轨输出和大负载电流驱动能力，被广泛的运用于集成电路中，在传统结构中，由于差分输入级的负载管工作于临界饱和区，导致这些器件的本征增益较低，进而限制了运算放大器的开环增益；本发明专利技术通过增加电平平移电路，使这些器件脱离临界饱和区，大大提高运算放大器的开环增益；本发明专利技术中的电路由偏置电路、差分输入级、电平平移级和输出级组成。

【技术实现步骤摘要】

本专利技术属于集成电路设计领域，用于需要高增益甲乙类运算放大器的电路。
技术介绍
在集成电路设计中，由于甲乙类运算放大器轨对轨输出和大负载电流驱动能力， 被广泛的运用于集成电路中，在传统结构中，由于差分输入级的负载M0S管工作于临界饱 和区，导致这些器件的本征增益较低，进而限制了运算放大器的开环增益； 附图1是传统一种传统甲乙类运算放大器电路，被广泛应用于集成电路设计的输 出级；具体电路由偏置电路、差分输入级、输出级组成；偏置电路（a)由2个NM0S管、2个 PM0S管和两个偏置电流源组成；NM0S管MN1源极接地，栅极和漏极连接到NM0S管MN2源 极；NM0S管MN2源极结点VGN1连接到NM0S管MN1的栅极和漏极，栅极和漏极连接到差分 输入级NM0S管M12的栅极结点VGN2和偏置电流II的一端；偏置电流II的一端连接到电 源VDD，另一端连接到结点VGN2 ;PM0S管MP1源极连接到电源VDD，栅极和漏极连接到PM0S 管MP2源极；PM0S管MP2源极结点VGP1连接到PM0S管MP1的栅极和漏极，栅极和漏极连接 到差分输入级PM0S管Mil的栅极结点VGP2和偏置电流12的一端；偏置电流12的一端连 接到地，另一端连接到结点VGP2 ;差分输入级（b)采用共源共栅结构，由7个NM0S管、5个 PM0S管以及1个尾电流源构成；尾电流源10的一端连接到电源VDD，另一端连接到PM0S差 分对管M1、M2的源极；PM0S差分对管Ml的源极连接到M2的源极和尾电流源10的一端，栅 极连接到运算放大器的输入INP端，漏极连接到NM0S管M4的漏极和M6的源极；PM0S差分 对管M2的源极连接到Ml的源极和尾电流源10的一端，栅极连接到运算放大器的输入INN 端，漏极连接到NM0S管M3的漏极和M5的源极；NM0S管M3的源极接地，栅极连接到偏置电 压VBN1，漏极连接到M2的漏极和M5的源极；NM0S管M5的源极连接到M3和M2的漏极，栅 极连接到偏置电压VBN2,漏极结点VI连接到PM0S管M7的漏极和PM0S管M9、M10的栅极； NM0S管M4的源极接地，栅极连接到偏置电压VBN1，漏极连接到Ml的漏极和M6的源极；NM0S 管M6的源极连接到M4和Ml的漏极，栅极连接到偏置电压VBN2,漏极结点VGN连接到PM0S 管Mil的漏极、NM0S管M12的源极以及输出级NM0S管MN0的栅极；PM0S管M7的源极连接 到PM0S管M9的漏极，栅极连接到偏置电压VBP，漏极连接到结点VI;PM0S管M8的源极连接 到PM0S管M10的漏极，栅极连接到偏置电压VBP，漏极结点VGP连接到PM0S管Ml1的源极、 NM0S管M12的漏极以及输出级PM0S管MP0的栅极；PM0S管M9的源极连接到电源VDD，栅 极连接到结点VI，漏极点接到M7的源极；PM0S管M10的源极连接到电源VDD，栅极连接到结 点VI，漏极点接到M8的源极；PM0S管Mil的源极连接到结点VGP，栅极连接到偏置电路结 点VGP2,漏极连接到结点VGN;NM0S管M12的源极连接到结点VGN，栅极连接到偏置电路结 点VGN2,漏极连接到结点VGP;输出级（c)由1个PM0S管、1个NM0S管构成；输出NM0S管 MN0的源级连接到地，栅极连接到差分输入级结点VGN，漏极连接到输出PM0S管MP0的漏极 作为运算放大器的输出OUT;输出PM0S管MP0的源级连接到电源VDD，栅极连接到差分输入 级结点VGP，漏极连接到输出NM0S管MN0的漏极作为运算放大器的输出OUT。图中有（m为正整数），偏置电流源11、12的电流 值都为（n为正整数）；则有VGN=VGN1，VGP =VGP1，在忽略沟道调制效应的前提下，输出级的静态偏置电流I_=I_=ml;差分输入 级的小信号增益可以用表达式表示，输出级的增益可以用表达式表示；附图2是3. 3VNM0S器件过驱动电压为0. 2V时，本征增益随VDS电压的变化曲线， 可以看到随着VDS的增加输出电阻增加，本征增益增加；对于上述运算放大器，为减小静态 功耗，输出级MN0和MP0处于微弱导通状态，VGN~VTH_S、VGP~VDD-VTH_S、对于典型5V 工艺NM0S和PM0S的阈值电压约为0. 6V，则负载管M4、M6、M8、M10的VDS电压大约为0. 3V， 此时均处于临界饱和区，本征增益仅为34. 7,导致运算放大器的开环增益较低。
技术实现思路
在传统结构中，由于差分输入级的负载管工作于临界饱和区，导致这些器件的本 征增益较低，进而限制了运算放大器的开环增益；本专利技术基于以上思想，通过增加电平平移 级增大差分输入级的负载管的VDS电压，使差分输入级的负载管脱离临界饱和区，提高运 算放大器的开环增益。【附图说明】 为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其他的附图。 图1传统的甲乙类运算放大器电路结构； 图2M0S管本征增益随VDS的变化曲线； 图3本专利技术公开的高增益甲乙类运算放大器电路结构； 图4本专利技术公开结构和传统结构开环增益对比。【具体实施方式】 以下结合附图，详细说明专利技术公开的一种高增益甲乙类运算放大器的结构和工作 过程。 -种高增益的甲乙类运算放大器具体电路由偏置电路、差分输入级、电平平移级 和输出级组成；偏置电路（a)由3个NM0S管、3个PM0S管和两个偏置电流组成；NM0S管丽1 源极接地，栅极和漏极连接到NM0S管MN2源极；NM0S管MN2源极结点VGN1连接到NM0S管 MN1的栅极和漏极，栅极和漏极连接NM0S管MN3源极；NM0S管MN3源极结点VGN2连接到 NM0S管MN2的栅极和漏极，栅极和漏极连接到差分输入级NM0S管M12的栅极结点VGN3和 偏置电流II的一端；偏置电流II的一端连接到电源VDD，另一端连接到结点VGN3 ;PM0S管 MP1源极连接到电源VDD，栅极和漏极连接到PMOS管MP2源极；PMOS管MP2源极结点VGP1 连接到PM0S管MP1的栅极和漏极，栅极和漏极连接PM0S管MP3源极；PM0S管MP3源极结点 VGP2连接到PMOS管MP2的栅极和漏极，栅极和漏极连接到差分输入级PMOS管Mil的栅极 结点VGP3和偏置电流12的一端；偏置电流12的一端连接到地，另一端连接到结点VGP3 ; 差分输入级（b)采用共源共栅结构，由7个NM0S管、5个PMOS管以及1个尾电流源构成； 尾电流源10的一端连接到电源VDD，另一端连接到PMOS差分对管M1、M2的源极；PMOS差分 对管Ml的源极连接到M2的源极和尾电流源10的一端，栅极连接到运算放大器的输入INP 端，漏极连接到NM0S管M4的漏极和M6的源极；PMOS差分对管M2的源极连接到Ml的源极 和尾电流源10的一端，栅极连接到运算放大器的输入INN端，漏极连接到NM0S管M3的漏 极和M5的源极；NM0S管M3的源极接地，栅极连接到偏置电压V本文档来自技高网...

【技术保护点】
一种电路结构，包括：一种高增益的甲乙类运算放大器具体电路由偏置电路、差分输入级、电平平移级和输出级组成；偏置电路（a）由3个NMOS管、3个PMOS管和两个偏置电流组成；NMOS管MN1源极接地，栅极和漏极连接到NMOS管MN2源极；NMOS管MN2源极结点VGN1连接到NMOS管MN1的栅极和漏极，栅极和漏极连接NMOS管MN3源极；NMOS管MN3源极结点VGN2连接到NMOS管MN2的栅极和漏极，栅极和漏极连接到差分输入级NMOS管M12的栅极结点VGN3和偏置电流I1的一端；偏置电流I1的一端连接到电源VDD，另一端连接到结点VGN3；PMOS管MP1源极连接到电源VDD，栅极和漏极连接到PMOS管MP2源极；PMOS管MP2源极结点VGP1连接到PMOS管MP1的栅极和漏极，栅极和漏极连接PMOS管MP3源极；PMOS管MP3源极结点VGP2连接到PMOS管MP2的栅极和漏极，栅极和漏极连接到差分输入级PMOS管M11的栅极结点VGP3和偏置电流I2的一端；偏置电流I2的一端连接到地，另一端连接到结点VGP3；差分输入级（b）采用共源共栅结构，由7个NMOS管、5个PMOS管以及1个尾电流源构成；尾电流源I0的一端连接到电源VDD，另一端连接到PMOS差分对管M1、M2的源极；PMOS差分对管M1的源极连接到M2的源极和尾电流源I0的一端，栅极连接到运算放大器的输入INP端，漏极连接到NMOS管M4的漏极和M6的源极；PMOS差分对管M2的源极连接到M1的源极和尾电流源I0的一端，栅极连接到运算放大器的输入INN端，漏极连接到NMOS管M3的漏极和M5的源极；NMOS管M3的源极接地，栅极连接到偏置电压VBN1，漏极连接到M2的漏极和M5的源极；NMOS管M5的源极连接到M3和M2的漏极，栅极连接到偏置电压VBN2，漏极结点V1连接到PMOS管M7的漏极和PMOS管M9、M10的栅极；NMOS管M4的源极接地，栅极连接到偏置电压VBN1，漏极连接到M1的漏极和M6的源极；NMOS管M6的源极连接到M4和M1的漏极，栅极连接到偏置电压VBN2，漏极结点VGN4连接到PMOS管M11的漏极、NMOS管M12的源极以及电平平移级NMOS管MN4的栅极；PMOS管M7的源极连接到PMOS管M9的漏极，栅极连接到偏置电压VBP，漏极连接到结点V1；PMOS管M8的源极连接到PMOS管M10的漏极，栅极连接到偏置电压VBP，漏极结点VGP4连接到PMOS管M11的源极、NMOS管M12的漏极以及电平平移级PMOS管MP4的栅极；PMOS管M9的源极连接到电源VDD，栅极连接到结点V1，漏极点接到M7的源极；PMOS管M10的源极连接到电源VDD，栅极连接到结点V1，漏极点接到M8的源极；PMOS管M11的源极连接到结点VGP4，栅极连接到偏置电路结点VGP3，漏极连接到结点VGN4；NMOS管M12的源极连接到结点VGN4，栅极连接到偏置电路结点VGN3，漏极连接到结点VGP4；电平平移级（c）由1个PMOS管、1个NMOS管和两个偏置电流构成，NMOS管MN4的源级结点VGN连接到输出级NMOS管MN0的栅极和偏置电流源I4的一端，栅极连接到差分输入级结点VGN4，漏极连接到电源VDD；偏置电流源I4的一端连接到结点VGN，另一端连接到地；PMOS管MP4的源级结点VGP连接到输出级PMOS管MP0的栅极和偏置电流源I3的一端，栅极连接到差分输入级结点VGP4，漏极连接到地；偏置电流源I3的一端连接到结点VGP，另一端连接到地；输出级（d）由1个PMOS管、1个NMOS管构成；输出NMOS管MN0的源级连接到地，栅极连接到电平平移级结点VGN，漏极连接到输出PMOS管MP0的漏极作为运算放大器的输出OUT；输出PMOS管MP0的源级连接到电源VDD，栅极连接到电平平移级结点VGP，漏极连接到输出NMOS管MN0的漏极作为运算放大器的输出OUT。...

【技术特征摘要】

【专利技术属性】
技术研发人员：李亚，
申请(专利权)人：长沙景嘉微电子股份有限公司，
类型：发明
国别省市：湖南;43