高压CMOS集成结构及其制造方法技术

本发明专利技术提供一种高压CMOS集成结构及其制造方法。该高压CMOS集成结构包括：P型衬底、高压PMOS、非隔离型高压NMOS、隔离型高压NMOS和隔离区；所述高压PMOS、所述非隔离型高压NMOS、所述隔离型高压NMOS与所述隔离区分别设置在所述P型衬底中；所述隔离区设置在所述非隔离型高压NMOS与所述隔离型高压NMOS之间。本发明专利技术通过将高压PMOS、非隔离型高压NMOS、隔离型高压NMOS和隔离区直接设置在P型衬底中，不需要外延层和掩埋层，降低了制作及工艺成本。

【技术实现步骤摘要】

本专利技术涉及半导体技术，尤其涉及一种高压互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,简称 CMOS)集成结构及其制造方法。
技术介绍
图1为现有技术中高压CMOS集成结构的结构示意图。如图1所示，该高压CMOS集成结构中集成了高压PM0S、非隔离型高压NM0S、隔离型高压NMOS等元器件，该高压CMOS集成结构的制作主要采用在P型衬底上制作N型掩埋层，然后制作外延层，然后在衬底和外延层的叠加层结构之中制作高压PM0S、非隔离型高压NM0S、隔离型高压NMOS等元器件，其具体实现方式为:第一高压NMOS为非隔离型高压NM0S、第二高压NMOS为隔离型高压NM0S。其中，非隔离型高压NMOS的P阱直接制作在P型衬底和外延层的叠加层结构之中，隔离型高压NMOS的P阱与P型衬底之间必须采用N型掩埋层隔离开来，高压PMOS采用第三P阱作为漏端承受高电压工作的缓冲区，如图1所示，N型掩埋层的作用在于把高压PMOS漏端的第三P阱与P型衬底隔离开来，否则漏端与P型衬底之间发生短路，以及把隔离型高压NMOS的第二 P阱与P型衬底隔离开来。但是，由于将高压NMOS和高压PMOS的集成以及隔离区都制作在外延层中，且外延层的制作需要昂贵的半导体材料，因此导致了高压CMOS集成结构的制作成本高的问题。
技术实现思路
本专利技术提供一种高压CMOS集成结构及其制造方法，通过将高压PM0S、非隔离型高压NM0S、隔离型高压NMOS和隔离区直接设置在P型衬底中，不需要外延层和掩埋层，降低了制作及工艺成本。本专利技术第一方面提供一种高压CMOS集成结构，包括:P型衬底、高压PM0S、非隔离型闻压NM0S、隔尚型闻压NMOS和隔尚区；所述高压PM0S、所述非隔离型高压匪OS、所述隔离型高压NMOS与所述隔离区分别设置在所述P型衬底中；所述隔离区设置在所述非隔离型高压NMOS与所述隔离型高压NMOS之间。本专利技术第二方面提供一种高压CMOS集成结构的制造方法，包括:制作P型衬底；在所述P衬底中形成高压PM0S、非隔离型高压NM0S、隔离型高压NMOS和隔离区；其中，所述隔尚区设置在所述非隔尚型闻压NMOS与所述隔尚型闻压NMOS之间。本专利技术高压CMOS集成结构及其制造方法，通过将高压PM0S、非隔离型高压NM0S、隔离型高压NMOS和隔离区直接设置在P型衬底中，相较于现有技术中高压PM0S、非隔离型高压NM0S、隔离型高压NMOS和隔离区设置在外延层，本专利技术由于不需要将高压PMOSj^S离型高压NM0S、隔离型高压NMOS和隔离区设置在外延层和掩埋层中，因此降低了制作及工艺成本。【附图说明】图1为现有技术中高压CMOS集成结构的结构示意图；图2为本专利技术高压CMOS集成结构实施例一的结构示意图；图3为本专利技术高压CMOS集成结构实施例二的结构示意图；图4为本专利技术高压CMOS集成结构的制作方法实施例一的流程图；图5a至图5c分别为本专利技术高压CMOS集成结构的制作方法实施例二的流程图。【具体实施方式】图2为本专利技术高压CMOS集成结构实施例一的结构示意图，如图2所示，该高压CMOS集成结构包括:P型衬底、高压PM0S、非隔离型高压NM0S、隔离型高压NMOS和隔离区。所述高压PM0S、所述非隔离型高压NM0S、所述隔离型高压NMOS与所述隔离区分别设置在所述P型衬底中，并且隔离区设置在所述非隔离型高压NMOS与隔离型高压NMOS之间。在本实施例中，该CMOS是N沟道金属氧化物半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor,简称 M0S)和 P 沟道 MOS (简称 PM0S)按照一定方式电性连接的组合结构。高压CMOS集成结构，通常至少包含三种结构的高压MOS器件:非隔离型高压NM0S、隔离型高压NM0S、高压PM0S。高压NMOS和高压PMOS通常分别采用轻掺杂的N型掺杂区和轻掺杂的P型掺杂区作为其漏端承受高电压工作的缓冲区，在高压CMOS集成电路芯片中，也都集成部分低压CMOS电路(低压NMOS和低压PMOS构成的电路)。本实施例提供的高压CMOS集成结构，通过将高压PM0S、非隔离型高压NM0S、隔离型高压NMOS和隔离区直接设置在P型衬底中，相较于现有技术中高压PM0S、非隔离型高压NM0S、隔离型高压NMOS和隔离区设置在外延层，本专利技术由于不需要将高压PM0S、非隔离型高压NM0S、隔离型高压NMOS和隔离区设置在外延层和掩埋层中，因此降低了制作及工艺成本。图3为本专利技术高压CMOS集成结构实施例二的结构示意图，在图2所示实施例的基础上，如图3所示,本实施例的高压CMOS集成结构还包括:该高压PMOS包括:源端P+掺杂区、P型漂移区、漏端P+掺杂区和第一 N阱，源端P+掺杂区、P型漂移区和漏端P+掺杂区设置在第一 N阱中，且P型漂移区位于源端P+掺杂区和漏端P+掺杂区之间。优选的，该第一 N阱的深度为P型漂移区的深度的2?10倍。在本实施例中，P型漂移区为高压PMOS漏端承受高电压工作的缓冲区。该隔离型高压NMOS包括第二 N阱、第二 P阱、第三N阱、源端N+掺杂区和漏端N+掺杂区。其中，第二 N阱与第二 P阱设置在第三N阱中，源端N+掺杂区设置在第二 P阱中，漏端N+掺杂区设置在第二 N阱中。优选的，第三N阱的深度为第二 P阱的深度的1.5?3倍。在本实施例中，第二 N阱为隔离型高压NMOS的漏端承受高电压工作的缓冲区。此外，非隔离型高压NMOS与现有技术中相同，包括第四P阱和第四N讲，源端N+掺杂区和漏端N+掺杂区，第四N阱为非隔离型高压NMOS的漏端承受高电压工作的缓冲区。本实施例提供的高压CMOS集成结构，高压PMOS由源端P+掺杂区、P型漂移区、漏端P+掺杂区和第一 N阱组成，源端P+掺杂区、P型漂移区和漏端P+掺杂区设置在第一 N阱中，且所述P型漂移区位于所述源端P+掺杂区和漏端P+掺杂区之间，隔离型高压NMOS由第二 N阱、第二 P阱、第三N阱、源端N+掺杂区和漏端N+掺杂区组成，第二 N阱与第二 P阱设置在所述第三N阱中，该第一 N阱及第三N阱全部设置在P型衬底中，不需要外延层和掩埋层，相对于现有技术中昂贵的外延层，降低了制作及工艺成本。图4为本专利技术高压CMOS集成结构的制作方法实施例一的流程图，如图4所示，该制作方法包括:S401:制作P型衬底。S402:在P衬底中形成高压PM0S、非隔离型高压当前第1页1 2 本文档来自技高网...

【技术保护点】
一种高压CMOS集成结构，其特征在于，包括：P型衬底、高压PMOS、非隔离型高压NMOS、隔离型高压NMOS和隔离区；所述高压PMOS、所述非隔离型高压NMOS、所述隔离型高压NMOS与所述隔离区分别设置在所述P型衬底中；所述隔离区设置在所述非隔离型高压NMOS与所述隔离型高压NMOS之间。

【技术特征摘要】

【专利技术属性】
技术研发人员：潘光燃，文燕，王焜，石金成，高振杰，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：北京;11